高效率同步降压型转换器的版图设计研究毕业设计论文(编辑修改稿)

高效率同步降压型转换器的版图设计研究毕业设计论文(编辑修改稿)内容摘要：

ry Manager 中选中库，右击选择 Property即可弹出如图 27 所示的属性窗口。 电子科技大学成都学院本科毕业设计论文 6 图 27 库的属性 在新建立的库中新建一个 view 为 Virtuoso 的 Cellview，在此 Cellview 绘制版图，操作如图 28 所示。 图 28 新建 Cellview 第 2 章 .设计方案 7 集成电路 版图可靠性 需要避免的三大效应 PAE PAE简介 芯片中金属线或者多晶硅 (polysilicon)等导体，就 像 是一根根天线，当有游离的电荷时，这些 “天线 ”便会将它们收集起来，天线越长，收集的电荷也就越 多，当电荷足够多时，就会 产生 放电 对芯片内部产生破坏，这就是天线效应（ PAE）。 IC 现代工艺中经常使用的一种方法是离子刻蚀（ plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。 理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。 另外，离子注入（ ion implanting）也可能导致电荷的聚集。 可见，这种由工艺带来的 影响 我们是无法彻底消除的，但是， 这种影响却是可以尽量减小的。 在 CMOS 工艺中， P 型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧化层。 通常情况下，我们用 “天线比率 ”（ “antenna ratio”）来衡量一颗芯片能发生天线效应的几率。 “天线比率 ”的定义是：构成所谓 “天线 ”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。 随着工艺 技术 的发展， 栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，所以，在，我们一般不大会考虑天线效应。 而采用 下的工艺就不得不考虑这个问题了。 可通过插入二极管（ NAC Diode）的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。 注： DMSP——Double Metal Single Poly TMSP——Three Metal Single Poly PAE的 方 法 1） 跳线法。 又分为 “向上跳线 ”和 “向下跳线 ”两种方式。 电子科技大学成都学院本科毕业设计论文 8 跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。 这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量 ，一般情况下 在跳线处 孔越多越好。 在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。 现 代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用向上跳线的方法消除。 但当最高层出现天线效应时，采用什么方法呢。 这就是下面要介绍的另一种消除天线效应的方法了。 2） 添加天线器件，给 “天线 ”加上反偏二极管。 通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。 当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。 3） 给所有器件的输 入端口都加上保护二极管。 此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是 VLSI 设计不允许出现的。 所以这种方法是不合理，也是不可取的。 4） 对于上述方法都不能消除的长走线上的 PAE，可通过插入缓冲器，切断长线来消除天线效应。 在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法 法 2 和法 4 结合使用来消除天线效应。 Latch_up Latch_up简介 Latchup 原理分析： CMOS 电路中在 电源 VDD 和地线 GND 之间由于寄生的 PNP 和 NPN 相互影响可能会产生的一 些 低阻抗通路，使 VDD 和 GND 之间产生大电流，这就称为闩锁效应（ latch_up）。 闩锁效应剖面图与等效电路图如图 29 所示。 第 2 章 .设计方案 9 随着 IC 制造工艺的发展，集成度越来越高，产生 latch_up 的可能性会越来越高。 图 29 闩锁效应剖面图与等效电路图 如图 210 所示，当无外界干扰未引起触发时，两个 BJT 处于截止状态，集电极电流是 CB 反向漏电流构成，电流增益非常小，此时 latch up 不会产生。 图 210 不会发生 闩锁效应的分析 电路图 如图 211 所示，当一个 BJT 集电极电流受外部干扰突然增加到一定值时，会反馈至另外一个 BJT，从而使两个 BJT 因触发而导通， 如果整个环路增益大于1，则 VDD 至 GND 间形成低阻通路， Latch up 由此产生。 电子科技大学成都学院本科毕业设计论文 10 图 211 会发生 闩锁效应的分析电路图 Latchup 产生的具体原因分析： VDD变化导致 Nwell和 Psub间的寄生电容中产生足够的电流，当 VDD 变化率大到一定地步，将会引起 Latch_up。 I/O 的信号变换超过 VDDGND的范围时，将会有大电流在芯片中 产生，也会导致 SCR 的触发。 静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，也会引起 可控硅（ SCR） 的触发。 （ buffer）同时工作 ，负载过大使 VDD或 GND 突然变化，也有可能打开 可控硅（ SCR） 的一个 BJT，从而 存在引起闩锁的风险。 ，也有可能会引起闩锁。 Latchup 的危害： 在进入低阻状态以后，若芯片外界的电路不能限制器件中电流的大小，可能会有过量的电流流过芯片中的金属走线，引起局部器件过热，从而发生金属熔断或烧毁，致使 PN 结漏电流增 加或短路，烧毁芯片，造成芯片失效。 防止 Latch_up的 方 法 防止闩锁的方法 1：使用重掺杂衬底，降低 Rsub 值，减小反馈环路增益。 防止闩锁的方法 2：使用轻掺杂外延层，防止侧向漏电流从纵向 PNP 到低阻衬底的通路。 防止闩锁的方法 3：使 NMOS 和 PMOS 保持足够的间距来降低引发 SCR 的可能。 第 2 章 .设计方案 11 防止闩锁的方法 4： Sub 接触孔和 Well 接触孔应尽量靠近源区。 以降低 Rwell和 Rsub 的阻值。 防止闩锁的方法 5：使用使用隔离槽 防止闩锁的方法 6：使用 GuardRing GuardRing ： P+ Ring环绕 NMOS 并接 GND； N+ Ring环接 PMOS 并接 VDD。 使用多子保护环可以降低 Rwell 和 Rsub 的阻值，且可以阻止多数载流子到基极。 GuardRing ： 制作在 N 阱中的 N+ Ring环绕 NMOS 并接 VDD； P+Ring环绕 PMOS 并接 GND。 使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。 ESD效应 ESD简介 在本世纪 70前代以前，很多静电问题都是由于人们没有 ESD意识而造成的，即使现在也有很多人怀疑 ESD 会对电子产品造成 损坏。 这是因为大多数ＥＳＤ损害发生在人的感觉以下 ,因为人体对静电放电的感知电压约为 3ＫＶ，而许多电子元件在几百伏甚至几十伏时就会损坏，通常电子器件被ＥＳＤ损坏后没有明显的界限，把元件安装在 PCB 上以后再检测，结果出现很多问题，分析也相当困难。 特别是潜在损坏，即使用精密仪器也很难测量出其性能有明显的变化，所以很都电子工程师和设计人员都怀疑 ESD，近年但实验证实，这种潜在损坏在一定时间以后，电子产品的可靠性明显下降。 ESD 是代表英文“ Electrostatic Discharge”， 即 静电放电 的意思。 ＥＳＤ是本世纪中期以来形成的以研究静电的产生与衰减、静电放电模型、静电放电效应如电流热（火花）效应如静电引起的着火与爆炸）和电磁效应（如电磁干扰）等的学科。 近年来随着科学技术的飞速发展、微电子技术的广泛应用及电磁环境越来越复杂，对静电泄放的问题越来越重视。 ESD 产生的三种形 式：电子科技大学成都学院本科毕业设计论文 12 式即指当人体活动时身体和衣服之间的摩擦产生摩擦电荷。 当人们手持 ESD 敏感的装置而不先拽放电荷到地，摩擦电荷将会移向 ESD 敏感的装置而造成损坏。 式既指这些 ESD 敏感的装置，尤其对 塑料件，当在自动化生产过程中，会产生摩擦电荷，而这些摩擦电荷通过低电阻的线路非常迅速地泻放到高度导电的牢固接地表面，因此造成损坏；或者通过感应使 ESD 敏感的装置的金属部分带电而造成损坏。 形 式即有强电场围绕，这可能来之于塑性材料或人的衣服，会发生电子转化跨过氧化层。 若电位差超过氧化层的介电常数，则会产生电弧以破坏氧化层，其结果为短路。 ESD 的 主要 危害： 静电放电是两个具有不同静电电位的物体 ,由于直接触或静电感应引起两物体间的静电电荷的转移 .静电电场的能量达到一定程后 ,击穿其间介质而进行放电的现 象就是静电放电。 ESD 在一个对地短接的物体暴露在静电场中时发生 .两个物体之间的电位差将引起放电电流 ,传送足够的电量以抵消电位差 .这个高速电量的传送过程即为 ESD。 在这个过程中将产生潜在的破坏电压 .电流以及电磁场。 ESD 将产生强大的尖峰脉冲电流 ,这种脉冲电流中包含丰富的高频成份 ,其上限频率可超过 1GHz,取决于电平、相对漫湿度、靠近速度和放电物体的形状。 在这个频率典型的设备电缆甚至印制板上的走线会变成非常有效的接收天线。 因而对于典型的模拟或数字电子设备， ESD 倾向于感应出高电平的噪声，它会导致电子设备严重受损 或操作失常。 当 ESD 位置距离较近时 ,无论是电流还是磁场都是很强的。 因此在 ESD 位置附近的电路一般会受到影响。 ESD 引起的两种失效： ①由于 ESD 电流产生热量导致设备的热失效。 ②由于 ESD 感应出高的电压导致绝缘击穿。 两种破坏可能在一个设备中同时发生绝缘击穿可能激发大的电流 ,这又进一步导致热失效。 由 ESD 引起的芯片损伤如图 212 所示。 第 2 章 .设计方案 13 图 212 ESD 引起的芯片内部损伤 防止 ESD的方法 目前对于芯片 PAD 处常用的防止 ESD 的方法是采用 GGNMOS 结构。 GGNMOS（ grounded。