远程数据传输中并行转串行lvds接口设计毕业设计说明书(编辑修改稿)

远程数据传输中并行转串行lvds接口设计毕业设计说明书(编辑修改稿)内容摘要：

组功耗小区 5000mW；可编程时钟触发沿；基于信号的芯片管脚布局，简化了不限难度；具有同步模式和锁定指示；采用 28脚 SSOP封装。 FPGA 结构和特点 FPGA 的 结构 FPGA 是英文 Field Programmable Gate Array 的缩写，即现场可编程门阵列，它是在 PAL、 GAL、 CPLD 等可编程器件的基础上进一步发展的产物。 既解决了定制电路的 不足，又克服了原有可编程器件门电路数有限的缺点。 对 PROM、 EPROM、 E2PROM 熟悉的人都知道这些可编程器件的可编程原理是通过加高压或紫外线导致三极管或 MOS 管内部的载流子密度发生变化，实现所谓的可编程，但是这些器件或只能实现单次可编程或编程状态难以稳定。 FPGA 则不同，它采用了逻辑单元阵列 LCA(Logic Cell Array) 这样一个新概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块 IOB(Input Output Block)和内部连线(Interconnect)三个部分。 FPGA 的可编程实际上是改变了 CLB 和 IOB 的触发器状态，这样，可以实现多次重复的编程由于 FPGA 需要被反复烧写，它实现组合逻辑的基本结构不可能像 ASIC 那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。 查找表可以很好地满足这一要求，目前主流 FPGA 都采用了基于 SRAM 工艺的查找表结构，也有一些军品和宇航级 FPGA 采用 Flash 或者熔丝与反熔丝工艺的查找表结构。 通过烧写文件改变查找表内容的方法来实现对 FPGA 的重复配置。 根据数字电路的基本知 识可以知道，对于一个 n 输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在 2n 种结果。 所以如果事先将相应的结果存放于一个存贮单元，就相当于实现了与非门电路的功能。 FPGA 的原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。 查找表 (LookUpTable) 简称为 LUT， LUT 本质上就是一个 RAM。 目前 FPGA 中多使用 4 输入的 LUT，所以每一个 LUT 可以看成一个有 4 位地址线的 RAM。 当用户通过原理图或 HDL 语言描述了一个逻辑电路以 后， PLD/FPGA 开发软件会自动计算逻辑电路的所有可能结果，并把真值表 (即结果 )事先写入 RAM，这样，每输入一个信号进行逻辑远程数据传输中并行转串行 LVDS 接口设计 清华 大学毕业设计说明书 第 11 页 共 47 页 运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 加电时， FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中，配置完成后， FPGA 进入工作状态。 掉电后， FPGA 恢复成白片，内部逻辑关系消失，因此， FPGA 能够反复使用。 FPGA 的编程无须专用的 FPGA 编程器，只须用通用的 EPROM、 PROM 编程器即可。 这样，同一片 FPGA，不同的编程数据，可以产 生不同的电路功能。 因此， FPGA 的使用非常灵活。 如前所述， FPGA 是由存放在片内的 RAM 来设置其工作状态的，因此工作时需要对片内 RAM 进行编程。 用户可根据不同的配置模式，采用不同的编程方式。 Xilinx FPGA 的常用配置模式有 5 类：主串模式、从串模式、 Select MAP 模式、 Desktop 配置和直接 SPI 配置。 FPGA 芯片结构目前主流的 FPGA 是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能 (如 RAM、时钟管理和 DSP)的硬核 (ASIC 型 )模块。 如图 所示 (注：下图只是一个示意图，实际上每一个系列的 FPGA 都有其相应的内部结构 )，FPGA 芯片主要由 6 部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式 RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。 图 FPGA 芯片内部结构 每个模块的功能如下： 远程数据传输中并行转串行 LVDS 接口设计 清华 大学毕业设计说明书 第 12 页 共 47 页 1． 可编程输入输出单元 (IOB) 可编程输入 /输出单元简称 I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入 /输出信号的驱动与匹配要求，其示意结构如图 所示。 FPGA 内的 I/O按组分类，每组 都能够独立地支持不同的 I/O 标准。 通过软件的灵活配置，可适配不同的电气标准与 I/O 物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。 目前，I/O 口的频率也越来越高，一些高端的 FPGA 通过 DDR 寄存器技术可以支持高达 2Gbps的数据速率。 T F F可 编 程 偏 置和 E S D 网 络O F FI F F可 编 程 延 迟内 部 基 准P a c k a g eP i nP a c k a g eP i nP a c k a g eP i n可 编 程输 入 缓 冲 器可 编 程输 入 缓 冲 器S RQDC KE CS RQDDC KC KE CE CQS RFC L RT C ES RI / OI C EO 图 IOB 内部结构 外部输入信号可以通过 IOB 模块的存储单元输入到 FPGA 的内部，也可以直接输入FPGA 内部。 当外部输入信号经过 IOB 模块的存储单元输入到 FPGA 内部时，其保持时间(Hold Time)的要求可以降低，通常默认为 0。 为了便于管理和适应多种电器标准， FPGA的 IOB 被划分为若干个组 (bank)，每个 bank 的接口标准由其接口电压 VCCO 决定，一个bank 只能有一种 VCCO，但不同 bank 的 VCCO 可以不同。 只有相同电气标准的端口才能连接在一起， VCCO 电压相同是接口标准的基本条件。 2．可配置逻辑块 (CLB) CLB 是 FPGA 内的基本逻辑单元。 CLB 的实际数量和特性会依器件的不同而不同，但远程数据传输中并行转串行 LVDS 接口设计 清华 大学毕业设计说明书 第 13 页 共 47 页 是每个 CLB 都包含一个可配置开关矩阵，此矩阵由 4 或 6 个输入、一些选型电路 (多路复用器等 )和触 发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或 RAM。 在 ALTERA 公司的 FPGA 器件中， CLB 由多个 (一般为 4 个或 2 个 )相同的 Slice 和附加逻辑构成，如图 所示。 每个 CLB 模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式 RAM 和分布式 ROM。 S w i t hM a t r xS l i c e X 1 Y 1S l i c e X 1 Y 0S l i c e X 1 Y 1S l i c e X 1 Y 0C O U T 快 速 连 接到 邻 近 区C I N C O U T T B U X 0 Y 1T B U X 0 Y 0C I N S H I F T 图 典型的 CLB 结构示意图 3．数字时钟管理模块 (DCM) 业内大多数 FPGA 均提供数字时钟管理 (赛灵思公司的全部 FPGA 均具有这种特性 )。 赛灵思公司推出最先进的 FPGA 提供数字时钟管理和相位环路锁定。 相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。 4．嵌入式块 RAM(BRAM) 大多数 FPGA 都具有内嵌的块 RAM，这大大拓展了 FPGA 的应用范围和灵活性。 块 RAM可被配置为单端口 RAM、双端口 RAM、内容地址存储器 (CAM)以及 FIFO 等常用存储结构。 RAM、 FIFO 是比较普及的概念，在此就不冗述。 CAM 存储器在其内部的每个存储单元中都有一个比较逻辑，写入 CAM 中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的 所有数据的地址，因而在路由的地址交换器中有广泛的应用。 除了块 RAM，还可以将 FPGA 中的 LUT 灵活地配置成 RAM、 ROM 和 FIFO 等结构。 在实际应用中，芯片内部块 RAM 的数量也是选择芯片的一个重要因素。 远程数据传输中并行转串行 LVDS 接口设计 清华 大学毕业设计说明书 第 14 页 共 47 页 5． 丰富的布线资源 布线资源连通 FPGA 内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。 FPGA 芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为４类不同的类别。 第一类是全局布线资源，用于芯片内部全局时钟和全局复位 /置位的布线；第二类是长线资源，用以完成 芯片 Bank 间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线 ；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。 6． 底层内嵌功能单元 内嵌功能模块主要指 DLL(Delay Locked Loop)、 PLL(Phase Locked Loop)、 DSP 等软处理核 (Soft Core)。 现在越来越丰富的内嵌功能单元，使得单片 FPGA 成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向 SOC 平台过渡。 DLL 和 PLL 具 有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。 Altera 公司生产的芯片上集成了 DCM 和 DLL， Altera 公司 片集成了 PLL， Lattice 公司的新型芯片上同时集成了 PLL 和 DLL。 7. 内嵌专用硬核 内嵌专用硬核是相对底层嵌入的软核而言的，指 FPGA 处理能力强大的硬核 (Hard Core)，等效于 ASIC 电路。 为了提高 FPGA 性能，芯片生产商在芯片内部集成了一些专用的硬核。 例如：为了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了专用乘法器；为了适用通 信总线与接口标准，很多高端的 FPGA 内部都集成了串并收发器 (SERDES)，可以达到数十 Gbps 的收发速度。 赛灵思公司的高端产品不仅集成了 Power PC 系列 CPU，还内嵌了 DSP Core 模块，其相应的系统级设计工具是 EDK 和 Platform Studio，并依此提出了片上系统 (System on Chip) 的概念。 通过 PowerPC™、 Miroblaze、 Picoblaze 等平台，能够开发标准的 DSP 处理器及其相关应用，达到 SOC 的开发目的。 FPGA 的基本特 点 (1) 采用 FPGA 设计 ASIC 电路，用户不需投片生产，就能得到合用芯片 ； (2) FPGA 可做其它全定制或半定制 ASIC 电路的中试样片 ； 远程数据传输中并行转串行 LVDS 接口设计 清华 大学毕业设计说明书 第 15 页 共 47 页 (3) FPGA 内部有丰富的触发器和 I/O 引脚 ； (4) 它是 ASIC 电路设计中周期最短、开发费用最低、风险最小的器件之一 ； (5) FPGA 采用高速 CMOS 工艺，功耗低，可以与 CMOS、 TTL 电平兼容 ； (6) FPGA 易学易用，电路设计人员使用 FPGA 进行电路设计时，不需要具备专门的集成电路深层次的知识 ； (7) FPGA 改动灵活， FPGA 软件包中有各种输入工具 、仿真工具、编程器及烧录器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出 FPGA 的优势。 FPGA 芯片是小批量系统提高系统集成度、可靠性的最佳选择。 在本次设计中我们采用系统的控制芯片选择的是 ALTERA 公司开发的芯片EP2C5Q208C8N，该 FPGA 芯片有一个稳定的可编程架构的配置逻辑块 (CLB)，周围是可编程输入 /输出模块 (IOB)。 其主要特点是 :密度高达 6912 个逻辑单元；有多达 30 万个门阵列；成本低； 4K 的 16 位分布式 RAM；系统最高频率可达到 200MHz。 并行接口和串行接口 并行传输是在传输中有多个数据位同时在设备之间进行的传输。 一个编了码的字符通常是由若干位二进制数表示 ， 如用 ASCII 码编码的符号是由 8 位二进制数表示的 ， 则并行传输 ASCII 编码符号就需要 8 个传输信道 ， 使表示一个符号的所有数据位能同时沿着各自的信道并排的传输。 并行口对应并行通信。 串行传输方式是与串行接口相对应的通信方式。 串行传输方式在每一个时间单位传输一位信息 (即每位都占据固定长度的时间间隔 )，信息的所有位按顺序一位一位传送。 串行传输有时也 称为串行通信，由于使用的传输线少，所以成本低，适合于远距离传输。 串行通信中，数据通常是在两个站 (如终端和微机 )之间进行传送，按照数据流的方向可分成三种基本的传送模式，分别是单工传送。