基于fpga的频率测量仪的设计_毕业论文(编辑修改稿)

基于fpga的频率测量仪的设计_毕业论文(编辑修改稿)内容摘要：

④ ，门控信号的作用时间 T 是非常准确的 (由石英振荡器决定 )。 门控信号控制闸门的开与闭，只有在闸门开通的时间内，方波脉冲 ② 才能通过闸门成为被计数的脉冲 ⑤ 由计数器计数。 闸门开通的时间称为闸门时间，其长度等于门控信号作用时间 T。 比如，时间基准信号的重复周期为 1S，加到闸门的门控信号作用时间 T 亦准确地等于 1S，即闸门的开通时间 ——“闸门时间 ”为 1S。 在这一段时间内， 如果 计数器计得 N=100000个数，根据公式 f = N / T，那么被测频率就是 100000Hz。 如果计数式频率计的显示器单位为 “KHz”，则显示，即小数点定位在第三位。 不难设想，若将闸门时间设为 T=，则计数值为10000，这时，显示器的小数点只要根据闸门时间 T的改变也随之自动往右移动一位 (自动定位 )，那么，显示的结果为。 在计数式数字频率计中，通过选择不同的闸门时间，可以改变频率计的测量范围和测量精度。 这就是我的数字频率计的设计原理。 原来框图如下图所示。 金陵科技学院学士学位论文 第 3章 系统整体设计 8 系统单元模块划分 1）分频器， 分频器用于较高频率的时钟进行分频操作，得到较低频率的信号 在该模块中我们要 将输入信号分别分频到 4个不同的频率段。 即 将产生用于计数控制的时钟分别为 1HZ， 10HZ， 100HZ 脉冲和 1KHZ 的用于七段显示数码管扫描显示的扫描信号。 这是整个设计的基础模块，我们必须要完成这个模块的设计。 2）闸门选择器， 当上一个模块的信号输入后， 用于选择不同的闸门时间以及产生后续的小数点的显示位置。 这个模块的设计可以将该频率测量仪分成几个测量档，对不同 频率范围的频率能够进行更精确的测量，使测量结果更加准确。 3）门控电路， 该模块可以 产生用于计数的使能控制信号，清零信号以及锁存器锁存信号。 该模块 与计数器模块和锁存器模块共同作用后，可以产生清零，计数，锁存等功能。 这个模块的成功运行也对整个设计起着至关重要的作用。 如果这个模块设计不好或出错，那么频率的测量就会产生很大的误差。 4）计数器， 该模块能够 用于对输入的待测信号进行脉冲计数， 使其能够将所测得的脉冲 计数 正确的 输出。 这是整个设计中必不可少的环节。 5）锁存器， 该模块能够 用于对计数器输出数据的锁存，便于后续译 码显示电路的对数据进行记忆显示，同时避免计数器清零信号对数据产生影响。 对整个模块的设计也是非常重要。 设计顶层模块时要将它与计数器模块相连接。 6）译码显示， 该模块能够 用于产生使七段显示数码管的扫描数字显示、 小数点显示的输出信号，同时 要能够 对高位的无意义零进行消隐。 是整个 系统 设计的最后环节。 时基产生与测频时序控制电路 待测信号 脉冲计 数电路 锁存与译码显示电路 EN CLR CLK1K q[0:23] z1[0:6] z2[0:6] z3[0:6] z4[0:6] 待测信号 CLK 标准时钟 CLK IN IN 图 数字频率计的组成框图 金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 9 4 系统各个模块设计及波形仿真 各个模块设计 分频器 ： 将产生用于计数控制的时钟分别为 1HZ， 10HZ， 100HZ 脉冲和 1KHZ 的用于七段显示数码管扫描显示的扫描信号， 该电路将产生四个不同频率的信号 输出 （是为了测量不同频率段的频率的测量） ，因为电路板上给出了一个 48MHZ 的晶振，所以我们只需要对48MHZ的信号进行适当分频即可得到我们所需的四个不同频率的信号输出， 我们设计一个输入为 48MHZ，有四个输出端分别为 1HZ， 10HZ和 100HZ， 1KHZ的分频器。 这个模块的主要作用就是将输入信号 分频到四个不同频率的信号输出。 这是实现不同频率测量档的一个步骤也是最基础的一个步骤。 图 分频器生成的器件 图 分频器模块功能仿真 图 金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 10 图 分频器模块 时序 仿真 图 由图 看出该模块有有一个输入端 CLK还有 4个输出端口，分别是 CLKOUT1，CLKOUT10， CLKOUT100， ,若要看到仿真图则需要将它的分频减小。 我将程序中 clkout1, clkout10,clkout100 clkout1k,分别分频到 8分频， 6分频， 4分频， 2分频，由图可知 clkout1, clkout10,clkout100 clkout1k 的周期分别是clk的 8倍， 6倍， 4倍， 2倍。 所以仿真波形正确。 闸门选择器： 用于选择不同的闸门时间以及 产生后续的小数点的显示位置，在这个模块中我们有四个输出端和六个输入端，其中四个输出端中有一个是频率输出端，是通过三个闸门选择开关输入和三个输入频率决定的，另外三个输出端则是用来后面的小数点控制的，而六个输入端中的三个是上面分频器的三个输出 1HZ， 10HZ 和 100HZ，另外三个是电路板上的拨动开关，用来选择闸门，控制输出。 该模块 主要是用来选择不同的闸门时间以及产生后续的小数点的显示位置。 图 闸门选择器 模块 生成的器件 金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 11 图 闸门选择器模块功能仿真 图 图 闸门选择器模块 时序 仿真 图 由 以上仿真波形可知， 当 SE1， SE10， SE100，输入为 100时， 此时为频率测量的第一档， DP1,DP2,DP3 分别为 011， SE1， SE10， SE100，输入为 010时， 此时为频率测量的第二档， DP1,DP2,DP3分别为 101， SE1， SE10， SE100，输入为 001时， 此时为频率测金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 12 量的第三档， DP1,DP2,DP3分别为 110。 因为 图中输入为 010，所以 FREF 与 F10HZ相同。 该模块将频率的测量分为几个不同测量档， 使其 能够更准确的测量波形频率的大小。 门控电路： 产生用于计数的使能控 制信号，清零信号以及锁存器锁存信号，在此模块中有一个输入端和两个输出端，输入端为上面的闸门选择器输出的频率，两个输出端分别为计数器是能控制信号（锁存器控制信号），和计数器清零信号。 能够控制计数的开始和结束。 在顶层模块中与下一个模块计数器模块相连接，实现其功能。 该模块 主要功能是产生用于计数的使能控制信号，清零信号以及锁存器锁存信号。 与下一个模块连接可以产生清零信号以及锁存器锁存信号。 图 门控电路 模块 生成的器件 图 门控电路模块 功能 仿真 图 金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 13 图 门控电路模块 时序 仿真 图 由该模块的 功能可知， 当输入 信号 为 FREF时， 输出信号 GAT是它的 2分频 （这个设计是为了让测量的 时间控制地更加精准，使效果更加明显 ） ， 当 输出信号 GAT输出波形后，如果 输入信号 FREF,输入信号 GAT 的值都是 0 时，输出 的 CLR 信号则 为 1， 即当使能信号为无效 0同时时钟为 0时，对计数器清 其余情况下， 输出信号 CLR输出都为 0。 由图 该模块 仿真结果是正确的 ，能够实现其功能。 计数器： 该模块 用于对输入的待测信号进行脉冲计数， 并将其 计数输出，该模块实现的功能是对 某一时间内的 输入信号脉冲的计数，并 且能够将 正 确的输出结果和溢出。 该模块 使用上面的门控信号产生的 gat 信号控制计数器的使能端，以实现计数器的定时计数。 该模块是使用六个十进制计数器同步并联而成的，首先我们设计用于并联的十进制计数器。 然后再将 6个十进制计数器并联，产生该模块所需的计数器。 如图。 该模块的 主要功能是用于对输入的待测信号进行脉冲计数，计数输出。 金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 14 图 计数器 模块 器件内部结构 图 计数器 模块 生成的器件 金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 15 图 计数器模块的功能仿真图 图 计数器模块的 时序 仿真图 由 该模块的功能及其 仿真图 可知， 计数器中的 数据 应 在 0 到 9 内循环， 当数据未满 9时，则 进行 加 1计数。 但是 当数据计满后则重新回到 0开始计数。 而且当计数为 9时 （即计满时） 能 够 产生进位信号，进位信号 1有效。 且当 clr信号为 1时数据清 XLXN25金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 16 产生进位信号时同步连接高位使能端，即 XLXN24 开始循环计数。 所以 仿真结果可知 该模块 仿真 是 正确 的。 锁存器： 该模块主要 用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记忆显示，同时避免计数器清零信号对数据产生影响。 由于前面的计数器的输出为六组四位二进制数和一个溢出信号， 所以我们使用的锁存器也使用六个四位锁存器和一个一位锁存器。 锁存器使用下降沿锁存，即当计数器的使能信号变为无效的一瞬间我们令锁存器将数据锁存。 主要功能是 用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记忆显示，同时避免计数器清零信号对数据产生影响。 图 锁存器 模块 器件内部结构 图 锁存器 模块 生成的器件 金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 17 图 锁存器 模块的功能仿真图 图 锁存器 模块的 时序 仿真图 由 该模块 的功能和 仿真 结果 可知，在 CLK 下降沿到达时， DATAIN 能够对 XLXN2125的信号进行锁存。 当 XLXN2125的输入 为 1111， 0000， 0000,0001,0000,0000时， DATAIN的输出为 111100000000000100000000。 且 OVERIN 为溢出信号，在 CLK 下降沿到来时，金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 18 锁存器对 OVERIN 信号进行锁存。 输出为 OVEROUT 信号。 所以仿真正确，该模块能够实现对数据的锁存。 译码显示： 该模块 用于产生使七段显示数码管的扫描数字显示，小数点显示的输出信号，同时对高位的无意义零进行消隐， 该模块实现的是对锁存器锁存的数据进行处理并显示输出，以及小 数点的不同闸门的输出显示，以及电路板上七段显示译码管的扫描信号输出。 其中对锁存数据的处理包括溢出有效时的数据消除，和对高位无意义零的自动消隐。 主要功能是用于产生使七段显示数码管的扫描数字显示，小数点显示的输出信号，同时对高位的无意义零进行消隐。 图 译码显示模块器件内部结构 图 译码显示模块生成的器件 金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 19 图 译码显示模块功能仿真图 图 译码显示模块 时序 仿真图 由该 模块 仿真图可知， 当 sel为 011时 为第一档时，令第四位的数码管的小数点点亮，其他的不亮。 当 sel为 010时 为第一档时，令第三位的数码管的小数点点亮，其他的不亮。 当 sel为 001时 为第一档时，令第二位的数码管的小数点点亮，其他的不亮。 不符合这三项金陵科技学院学士学位论文 第 4章 系统整体设计及波形仿真 20 是无小数点。 当接入 1KHZ的时钟信号时， CNT进行循环计数，从 000到 101循环。