同步复接器_分接器的fpga设计与实现毕业论文(编辑修改稿)

同步复接器_分接器的fpga设计与实现毕业论文(编辑修改稿)内容摘要：

恢复电路。 电路图如图 11 所示： 图 11 帧同步信号移位和时序信号恢复电路原理图 帧同步信号移位和时序信号恢复模块的时序波形仿真图如图 12 所示： 图 12 帧同步信号移位和时序信号恢复电路时序波形仿真图 第 1 路时序信号恢复电路和第 1 个 8 位移位寄存器如图 12 所示。 图 12 中STEPIN 表示帧同步信号输入； CLKIN 表示时钟信号输入； DATAIN 表示合路信号输入； DATAOUT 表示串行合路信号输出； DATAOUT1 表 示帧同步信号移 8位后的输出； DATAOUT2 表示同步信号移 16 位后的输出； QOUT1 表示第 1 路时序信号输出。 移存器 74164 的 QH 表示移 8 位后的输出， QA 表示移一位的输出。 第 1 路时序信号的恢复原理是：帧同步信号经过第 1 个移位寄存器后，从QA 端和 QH 端分别输出延迟 1 位和延迟 8 位的帧同步信号，然后用 QA 端的帧同不脉冲的下降沿对 D 触发器置 “1”，而用 QH 端的帧同步脉冲作为 D 触发的时钟。 又因为帧同步脉冲的宽度为一个码元的宽度（即 1 个时钟周期），那么由上述的两个延迟帧同步信号控制一个 D 触发器，则可输出一路时序信号。 依次类推，第 2 路时序信号是由延迟 9 位和延迟 16 位的帧同步信号分别经过反相器后，再分别加到一个 D 触发器的置 1 端和时钟输入端，从该 D 触发器的 Q 端输出。 第 3 路时序信号是由延迟 17 位和延迟 24 位的帧同步信号分别经过反相器后，再分别加到一个 D 触发器的置 1 端和时钟输入端，从该 D 触发器的 Q 端输出。 第4 路时序信号是由延迟 25 位和延迟 32 位的帧同步信号分别经过反相器后，再分别加到一个 D 触发器的置 1 端和时钟输入端，从该 D 触发器的 Q 端输出。 在这个模块里的主要芯片是 74164 ，其 内部结构如图 13 所示： 图 13 芯片 74164 原理图 74164 芯片有 4 个输入端和 8 个输出端， A、 B 输入端作为第 1 个 D 触发器的电平输入端， CLK 作为 D 触发器的时钟， QA 是经过 1 个时钟延迟的的 AB 相与的输出， QB 是经过 2 个时钟延迟的的 AB 相与的输出，依次类推， QH 是经过 8 个时钟延迟的 AN 相与的输出。 2. 串 /并变换模块 把串行合路信号变换成并行信号的电路原理图如图 14 所示： 图 14 串 /并变换模块原理图 图 14 中器件 74374 位 8 位 D 触发器；端子 CLKIN 表示外时钟输入； DATAIN接来图 13 中的 DATAOUT（串行合路）信号； BN 的接法根据具体 情况而定，当与图 13 中延迟 8 位的帧同步信号 “DATAOUT1”时，则并行输出为 1 路支路信号；当与图 13 中延迟 16 位的帧同步信号 “DATAOUT2”时，则并行输出为 2 路支路信号；当与图 13 中延迟 24 位的帧同步信号 “DATAOUT3”时，则并行输出为 3 路支路信号；当与图 13 中延迟 32 位的帧同步信号 “DATAOUT4”时，则并行输出为 4路支路信号。 该串 /并变换器具有串并变换状态和状态保持两个功能。 串 /并变换模块的时序波形仿真图如图 15 所示： DATAIN 一直输入 “1”，OUT8~OUT1 全部输出 “1”。 符合串 /并 变换模块功能。 图 15 串 /并变换模块的时序波形仿真图 在这个模块里的主要芯片是 74374，其内部结构如图 16 所示： 在串 /并的模块里的第 1 个 74374 的功能是将串行合路信号接入 D8 端，经过一个 D 触发器的时钟延迟后，在用 Q8 作为输入信号接到 D7 端，同样经过一个D 触发器的时钟延迟后，在用 Q7 作为输入信号接到 D6 端；这样经过 8 个 D 触发器的始终延迟后，原本串行合路的第 1 位信号就从 Q1 输出，而原本串信号的第 8 位信号则从 Q8 输出。 串行合路信号变换成并行信号后，在经过第 2 个 74374锁存输出后，这样 8 位并行信号就 成为同步信号。 图 16 芯片 74374 原理图 3. 分路器模块 分路器模块由四个子模块构成，如图 17 所示。 每个子模块对应一路支路信号分路电路。 图 17 分路器模块 原理 图 图 17 中的 BCEN 表示并 /串变换器的并行数据输入与串行移位控制信号，接帧同步信号； DATAIN 接串行复用信号； CLKIN 接时钟信号； CBEN1 至 CBEN4分别接四路不同延迟的时序信号； FENOUT1 表示第 1 路串行支路信号输出；FENOUT2 表示第 2 路串行支路信号输出； FENOUT3 表示第 3 路串行支路信号输出； FENOUT4 表示第 4 路串行支路信号输出。 分路器模块的时序波形仿真图如图 18 所示：由图中可知，在 CBEN1~CBEN4分别有时钟输入的情况下， FENOUT1~ FENOUT4 分别输出各自的信号。 图 18 分路器模块的时序波形仿真图 图 19 中的每个子模块分为三个部分，即串 /并变换器、分频器和并 /串变换器。 每个子模块的由串 /并变换器、分频器和并 /串变换器组成，如图 20 所示。 串 /并变换器的功能是，将接收到的串行复用信号按复用信号的时钟，进行串并变换，并进行状态锁存。 图 20 分路器子模块 原理 图 并 /串变换器的具体电路如 图 21 所示。 并 /串变换器时钟速率是复用信号对应 的时钟速率的四分之一（用分频器 74161 实现），以保证将复用器帧结构中的一个时隙扩展为一帧的宽度。 由图 16 可知，该串 /并变换器还包括状态锁存功能，因此并 /串变换器可利用串 /并变换器中的状态锁存，以低速时钟对并 /串变换器的移位寄存器进行数据的低速移位。 该并 /串变换器包括两个工作过程，首先完成并行数据的写入功能，在 BCEN=“0”期间进行；然后完成数据串行移位功能，在BCEN=“1”期间进行。 并 /串变换器在 BCEN=“0”时，数据从串 /并输入到并 /串变换器中，由 D 触发器实现数据锁存功能，将送过来的数据一一对应的 D 触发器上；在 BCEN=“1”时且 CLK 时钟有效的情况下， OUTPUT 依次输出 D8~D1， D1 经过 8 个 D 触发器的延迟，所以在最后一位输出。 图 21 并 /串变换器的 原理 图 并 /串变换器的时序仿真图如图 22 所示：图中并路信号输入 “10101010”，串路信号输出 “1， 0， 1， 0， 1， 0， 1， 0”符合并 /串变换器的功能。 图 22 并 /串变换器的时序仿真图 4. 顶层模块 在帧同步信号移位和时序信号恢复模块，串 /并变换模块，分路器模块三大模块都通过仿真后， 就可以构建起顶层模块。 顶层模块的原理图如图 23 所示： 图 23 顶层模块的原理图 5. 四路同步分接器系。