三级级联colpitts振荡超宽带混沌信号产生电路设计_24ghz低压低噪声高线性度的lna电路设计(编辑修改稿)

三级级联colpitts振荡超宽带混沌信号产生电路设计_24ghz低压低噪声高线性度的lna电路设计(编辑修改稿)内容摘要：

干扰，假设系统可以良好的同步，令 Ts分别等于 、 、 1us，这样对应的系统信息速率分别为 100 Mbps、 50 Mbps、 20 Mbps、 10 Mbps，取 100 000个数据点，得到系统的误码率与信号噪声平均功率比的关系如图 6所示．从图中可以看出，系统具有较低的误码率，随着信息速率的提高，误码率逐步上升．系统之所以可以达到较高的通信速率，主要是因为超宽带混沌载波具有很大的带宽，再者宽带也增加了系统的保密性． 结束语 通过驱动响应的办法，使用结构简单的三级级联 Colpitts振荡电路产生了超宽带混沌信号，并利用它构造了多混沌载波超宽带系统，该系统具备很好保密性和抗截获特点，能够达到较高的通信速率和理想的误码率，具有很好的 应用 第 3 章 低压 低噪 声 高线性度的 LNA 电路设计 在本章节中，将会设计一个单端电路和一个差分电路。 为了在满足低噪声的 12 前提下，实现高线性度，本章将会提出一个技术来提高电路的线性特性。 在这里必须提出一个很重要的概念，在射频电路的设计中，低噪声放大器（或者是其他前级电路）的电压增益是不能太高的射频放大器的增益一般在 10dB到 20dB之间。 10dB 增益相当于将信号放大 倍， 20dB 相当于将信号放大 10 倍。 如果低噪声放大器放大倍数过大，其输出信号太大，下一级混频器就会出现严重的失真问题；如果低噪声放大器的线性度过小，输入信号过大，低 噪声放大器就会输出一个失真的信号。 当一个射频信号较小时，就要求低噪声放大有一个很好的噪声特性，当射频信号较大时，就要求低噪声放大器有一个较好的线性度。 如果接收机所处的环境的信号强度在不同的时间或者不同的地点相差一个较大的量，则需要一个可控增益的低噪声放大器。 可控增益低噪声放大器不在本文的研究范围内，因此不作详细论述。 在本章节中将会设计一个参数设计灵活的低噪声差分电路，和一个高线性度的单端低噪声放大器。 工艺库的元器件 在集成电路的设计中，特别是射频电路的设计中，电路中使用的元器件都是有很多特定的 要求的。 在射频晶体管中，只能使用几种规格的 MOS 管，不同的晶体管有不同的特性，都会影响到电路设计的噪声特性。 并且晶体管的尺寸也不是连续的，因而实现最小噪声的晶体管宽度只能使用接近理论计算得到的尺寸。 电路中使用的电感和电容，占用大量的版图面积，在设计的过程中应该尽量避免电感电容的使用。 在设计的过程中，问题最大的是电感值的确定，因为每两种规格的电感值都相差一个比较大的量，为了满足设计要求，在某些情况下，就不得不改变晶体管的尺寸来实现其他的设计要求。 差分 cascode 电路 差分电路的设计 在射频集成电路的设计中，只能选择额定参数的元器件，这为电路的设计带来了很多不必要的麻烦。 因此使用了一种差分电路来解决这个问题。 如图 31。 13 baisv1baisv 1baisvinv invoutv outvM 1M 2M 3 M 4M 5 M 61sL 2sL1gL 2gL 图 31 共源级电路交叉结构 为了分析这个电路在器件参数选择上带来的好处，将图 31 简化为图 32。 inv invM 1M 2M 3 M 41sL 2sL1gL 2gL 图 32 共源级电路交叉结构图 设 M M2 管的参数相同， M M4 管的参数相同； M M2 的跨导为 0mg ，M M4 的跨导为 1mg ； M M2 的栅源电容为 0gsC ， M M4 的栅源电容为 1gsC。 则差分电路的输入阻抗可以表示为：       10101010101011gsgsmmsgsgssggsgsmmssgsgsginCCggLCCsLLsCCsggsLsLCCssLZ () 在调节参数的过程中，为了实现噪声和输入同时匹配，输入阻抗的实部必须为信号源内阻（ 50Ω）。 由上式可知，阻抗实部由上式最后一项提供。 为了实现系统的最小噪声，主放大管 M M2 的宽长比不能 改变，当源极电感只能取到某一个值时，而且偏离理想值不是很大时，可以通过调节 M M4 的宽长比来实现输入阻抗实部的匹配。 然后再调节 Lg 以达到最佳匹配。 14 这种电路结构的噪声比传统电路结构稍大，但其它指标都没有恶化。 本节使用的电路结构，如图 33。 图 33 本文使用的差分结构 差分电路的电路级仿真 使用 Cadence Spectre RF 工具仿真结果如下。 15 图 34 差分电路 S 参数仿真 图 35 噪声仿真结果图 图 36 1dB 压缩 点 图 37 三阶交调点 IIP3 16 图 34 的 S11 达到 ，说明电路具有很好的输入匹配，而输出匹配不是很理想，只有。 该电路的增益由 S21 给出，增益较高，达到。 在输入端得到很好的匹配时，图 35 的噪声曲线说明了在 ，系统噪声接近最低噪声，这说明了在引入两个辅助管后，差分电路仍然可以实现 SNIM（噪声匹配和输入匹配同时实现）技术。 差分电路没有经过线性度的优化，所以保持在一个较低的值， 1dB 压缩点为 ，三阶交调输入点为。 该 电路的工作电压为 ，消耗的功率为。 单端 cascode 电路 单端电路的设计 本文使用了三种设计技术，一是输入和噪声同时匹配的设计技术，这一在上述的章节中提出来并得到了理论的计算。 在这将会介绍第二种技术和第三种技术，即低电压设计和高线性度的设计。 共源共栅电路结构是一个得到了广泛应用的电路结构。 使用 CSM025RF 工艺库，其特征尺寸为 ，使用经典共源共栅结构是很难满足低电压设计的要求。 在本文的题目要求中，电源电压的要求是不大于。 而在这，将会使用一种 电路，这种电路可以大大地降低电源电压。 本文所提出的电路结构如图 38 所示。 该电路中使用了 1V 的电源电压。 图 38 本文使用的低电压共源共栅电路结构 由图 38 可知， M M2 管的源漏分别通过电感接入地和电源电压，可以保证两个晶体管都能工作在饱和区。 经典的共源共栅电路为了保证电路中的晶体管都能工作在饱和区，电路的电源电压一般都要设置在一个比较高的值，这将会增加电路的功耗，随着工艺技术和数字芯片的不断发展，要求电路工作在一个很低 17 的电压之下。 传统的共源共栅电路将不能满足这样的设计要求。 而且在同一个系统电 路中使用双电源，增加了电路的设计规模、设计难度，也增加了成本。 本文使用的电路结构，将会在很大程度上降低电路的工作电压。 在本设计中使用的电源电压为 1V。 为了实现高线性度设计，通常需要改变电路的结构。 但是从三阶交调或者 1dB压缩点的表达式，可以看到线性度和31aa 有关。 如果能够提高31aa 这个比值，线性度将会得到提高。 通过实验证明了偏置电压的不同，输出端电流的频率特性也不一样。 在这里 1a 是 一阶频率项（ ）， 3 a 是三阶频率项（ ）。 图 39 所示是一个用于仿真 NMOS 最佳偏置电压的仿真电路图，这个电路图是图 38 一部分，唯一不同的是在输入端扫描了输入偏置电压，在输出端进行了频率分析。 图 39 NMOS 线性度验证实验电路截图 图 310 NMOS 线性度验证实验仿真曲线 18 图 310 中，“ powin”是输入端的偏置电压，它的扫描范围为 ~1V。 第一条曲线为输出端电压的一阶频率项，第二条曲线为三阶频率项，第三条曲线为31aa。 从图 310 中，可以知道，在偏置电压为 565mV 时，31aa 的比值最大。 图 311 是一个用于仿真 PMOS 最佳偏置电压的仿真电路图。 图 312 为仿真曲线。 图 311 PNMOS 线性度验证实验电路截图 图 312 PMOS 线性度验证实验仿真曲线 从图 312 中， VDC 是偏置电压 gsV ，当 VDC= 时 PMOS 的线性度最优化。 为了简化电路结构， PMOS 的偏置电压取 1V。 19 从图 310 和图 312 可以知道， NMOS 的偏置电压在 550mV 到 600mV 的范围内，31aa 仍然保持在一个很高的值。 在设计的过程中令 PMOS 偏置电压为 1V，对 NMOS 偏置电压为 550mV、 580mV 和 600mV 各个电路参数进行了仿真。 得出的结果表明，在偏置电压为 550mV 时，电路的线性度得到了很大的提高，可是由于偏置电压过低，第一级放大电路的跨导过小，造成电路的总体增益较低。 这三组的仿真参数如表 32 所示。 表 31 550mV、 580mV、 600mV 的 电路仿真结果 参数 550mV 580mV 600mV S11(dB) S12(dB) S22(dB) S2 Gain(dB) NF(dB) Fmin(dB) 1dB(dBm) IIP3(dBm) 工作电压 (V) 1 1 1 功耗 (mW) 单端电路的电路级仿真 通过上述的实验，可以知道，在本文使用来的技术中，增益和线性度成为了最主要的矛盾。 为了平衡噪声、增益、线性度，最后选择了 NMOS 偏置电压为580mV 和 PMOS 管偏置电压为 1V 的电路参数。 仿真结果如图 313 到 316。 20 图 313 单端电路 S 参数仿真 电路的性能仿真是在 Cadence 环境下应用 SpectreRF 仿真器得到的。 低噪声放大器的输入输出匹配情况、电路增益、电路隔离度都可以由 S 参数仿真得到。 如图 313。 从 S21 的曲线图还可以知道，本设计的电路的带宽较高， 3dB 带宽约为300M；在 ，达到 （约 倍）；输入输出在 处得到很好的匹配，分别为 和 ；隔离度为。 图 314 单端电路 Fmin 和 NF 图 314 是电路的噪声仿真结果图，由仿真图 可以知道，电路的最小噪声是随着电路的工作频率的增加而提高的，这就说明了设计一个频率越高的射频电路难 21 度越高。 从电路的噪声曲线可以知道，在本文研究的 频率点处，电路的噪声达到最低，噪声达到最低的频率点又是输入匹配到最好的点，这就说明了本文的电路结构实现了噪声和输入同时匹配的技术要求。 系统的噪声系数为，比最小噪声大不到。 图 315 单端电路 1dB 压缩点（ 即输入电压约为 177。 71mV） 图 316 单端电路三阶交调点（ 即输入电压 为 177。 338mV） 从图 315 和图 316 可以看到，电路的 1dB 压缩点达到了 ，比普通的应用技术 20dBm高约 7dBm。 这大大提高了电路的线性度。 虽然 1dBm压缩点比偏置电压为 550mV 时低 4dBm。 但是这个电路参数的三阶交调点为 ，仅比 550mV 偏置电压电路的 小不到。 最后选定的电路的噪声和增益都比 550mV 偏置电压下的电路好。 （在 50Ω匹配下， 0dBm的输入电压范围约为 177。 316mV， 13dBm的输入电压范围约为 177。 ， 40dBm的输入电压范 22 围约为 177。 ） 单端电路的版图设计、提取及后模拟 在 RF IC 的设计中，版图的设计是十分重要的。 LNA 的版图设计，要从减小寄生、隔离干扰等方面进行。 在射频电路中，电感占用了很大部分的电路面积，因此为了减小芯片面积，在版图的设计中，需要合理的放置电感的位置和方向。 版图的设计必须满足工艺库的设计规则要求，需要进行 DRC，即设计规则检查。 设计规则没有错误后即可进行版图提取和 LVS（即电路图、版图一致性检查）。 LVS 通过后，就可以进行电路的后模拟仿真。 本文的单端电路的版图截图如图317。 图 317 单端电路的版图截图 从图 317 可以看到，电感占据了整个芯片的大部分面积。 为了减小电路的版图面积，在模拟电路设计中，应该尽量减小电路中电感的使用个数。 这是和数字电路的减小版图面积一个很重要的区别。 23 图 318 版图提取截图 对图 317 的版图进行版图提取，就可以得到图 318 的结果。 版图面积约为400um*500um。 前面的电路级仿真、版图设计、 DRC、版图提取都是为最后的后模拟作准备的。 后模拟更能反映我们所设计的芯片接近现实的特性曲线。 图 319 是本文的单端电路的后模拟仿真电路图。 图 319 后模拟仿真电路图 24 图 320 后模拟 S 参数结果图 比较图 320 和图 313，可以看出电路级仿真和后模拟的仿真结果有所区别，但是相差不大。 参数的恶化小于。 后模拟电路仍然保持了很高的增益和良好的匹配。 图 321 后模拟噪声仿真图 图 322 后模拟 1dB 压缩点 25 323 后模拟三阶交调点 从图 3。