数控直流电流源所有专业(编辑修改稿)

数控直流电流源所有专业(编辑修改稿)内容摘要：

10* ( )kk k j k kju K p e K i e K d e e     公 式 （ 36） k ： 采样序号， k ＝ 0， 1， 2，„„； ku ： 第 k 次采样时刻的计算机输出值； ke ： 第 k 次采样时刻输入的偏差值； 1ke ：第 k1 次采样时刻输入的偏差值； Kp：比例系数； Ki：积分系数； Kd： 微分系数； 如果 采样周期 T 足够小，那么式 35 与 36 的计算结果将获得足够的精确度且 可能 与连续 PID 控制过程相当。 由于 该方法 给出了全部 控制 量的输出， 所以被称为全量式或位置式 PID 算法。 但是该方法每次的输出量均与过去的状态 相关，计算 输出量 时要对 ke 进行累加， 这样势必使得其 工作量大，控制时间长，并且，微控制器 的输出 量 ku 对应 被控对象 的实际位置，如果 微 控 制器出现故障，输出量将大幅变化，在这种情况下很可能造成严重的 事故。 为了解决这个问题我们一般使用增量式 PID 算法。 增 量式 PID 算法可由位置式算法 推导得 出。 由式 35 可以得到微控制器第 k1 个采样时刻的 输出 值为 ： 1 1211 0[]k kkk k jj eeTu K p e e TdTi T      公 式 （ 37） 将 式 35 与式 37 相减得 ： 1211 2() k k kk k k k k k e e eTu u u K p e e e T dT i T         122( 1 ) ( 1 )k k kT T d T d T dK p e K p e K p eT i T T T      绵阳师范学院 2020 届本科毕业设计（论文） 7 12k k ke e e     公 式 （ 38） 其中： (1 )T TdKp Ti T    2(1 )TdKp T  TdKp T  由式 38 可以看出，如果采样周期 T， , 确定，只要求的前后的三次偏差值便可以得到输出 量。 由此可以看出增量式 PID 算法具有控制结构简单，调节速度快，稳定性好等优点。 采样电路 该 设计中，采样电阻的大小为 50m ， 输出电流的 范围 为 200mA 2020mA，则 采样电阻两端的 最小电压为： m in 5 0 2 0 0 0 .0 1u m m A V   。 最大电压为：m a x 5 0 2 0 0 0 0 .1u m A m A V  。 AD 采样时的参考电压： REFV =。 因此 我们可以采样同相比例 放大电路，将电压放大到 容易采样的电压值。 由计算得：maxG =。 此时当流过采样电阻的电流为 200mA 时，经过放大后采样电阻两端的电压为 V=25*=。 为留有余量，我们将放大倍数设为 20。 此时最大输出电流为： maxI =， 符合题目要求。 AD 转换电路 由于模拟信号在时间上是连续的，而数字信号是离散的 ，为了使数字器件可以处理模拟信号，必须将模拟信号转换为数字信号，即模数转换，也称为 AD转换。 AD 转换为了分为四个步骤：采样、保持、量化和编码。 为了能正确无误的用取样信号 sv 表示模拟信号 Iv ，必须使采样频率大于 2 倍模拟 信号频率。 常用的 AD 转换器有：并联比较型、反馈比较型、双积分型、及其 VF 变换型等。 下图是并联比较型 AD 转换器原理框图： 绵阳师范学院 2020 届本科毕业设计（论文） 8 1DC1FF51DC1FF71DC1FF61DC1FF41DC1FF21DC1FF1+C7+C6+C5+C4+C3+C2+C1RRRRRRRR/2VREFGNDV113*VREF/15VREF/15CLKd0d1d2(LSB)(MSB)1DC1FF3 图 32 并联比较型 AD转换原理图 其中 VREF 为参考电压， CLK 为时钟信号， C1 C7 为电压比较器， FF1 FF7为寄存器内的触发器。 图示 用电阻链 将参考电压分压，当 输出电压小于 115VREF时， 那么 所有比较 器输出全部为 低电平， 当 CLK 上 升沿到来后寄存器所有触发器被置为 0 状态。 如果输入电压 131 5 1 5IV R E F v V R E F,则只有 C1 输出为高电平， CLK 上升沿来后，仅 有 FF1 被置为 1 状态。 依此类推，可以得到不同的 输入 电压下寄存器的状态。 反馈型 比较型 AD 转换器 为 一种 直接 AD 转换器。 首先它取一数字量加到DA 转换器上，得到一 对应的模拟输出电压，然后将这个电压与输入模拟电压比较，如果两者不等，则调整数字量，直到两个模拟电压相等为止。 反馈型 比较型 AD 转换器有计数型与逐次逼近型两种。 STM32 自带 12 位AD 就为逐次逼近型的。 逐次逼近式 AD 由电压比较器、 DA 转换器、寄存器、时钟脉冲与控制逻辑组成。 其原理框图如下所示： 转换开始前，将寄存器清零，于是加给 DA 的数字量也是 0。 当转换控制信号 cv 由低电平变为高电平时转换开始，时钟信号将寄存器的最高位置为 1，使寄存器的输出为 100 00。 DA 转换器 将这个数字量转换为模拟电压信号 OUTv ，并送到比较器与输入电压 INv 相比较 ,如果 OUTv INv ,则说明 输入 数字量过大， 应该去掉这个 1；如果 Ov Iv ，则说明这个数字量还不够，则保留这个 1，依此按照同样的方法比较次高位，最后到达最低位为止。 这时 的寄存器所存的数字量就是 转换 输出的数字量。 绵阳师范学院 2020 届本科毕业设计（论文） 9 cv C L K ( L SB ) ( MSB) OUTv C 1 INv 控制逻辑 逐次逼近型寄存器 DA 转换器 ( MSB) ( L SB ) 并行数字输出 脉冲源 转换控制信号 图 33 反馈型比较型 AD转换原理框图 双积分型 AD 转换器与 VF 变换型 AD 转换器都为间接型的 AD 转换器。 其中双积分 AD 转换器首先将输入的模拟电压信号转换为与之成正比的时间宽度信号，然后在这个时间宽度里对固定频率的时钟脉冲计数，计数的的结果就是正比于输入模拟电压的数字信号 ，因此也称为电压 时间变换器。 同理，在 VF 变换型 AD 转换器中，首先将输入的模拟电压信号转换为与之成比例的频率信号，然后在一个固定的的时间间隔里对得到的频率信号计数，所得到计数结果就是正比于输入模拟电压的数字量。 根据题意要求，输出电流的变化范围为： 20 0 20 00mA mA。 步进有 10mA与 1mA 两种。 按 1mA 的步进计算，总计有 20201 种状态。 用控制器自带的 12位 AD 转换器共有 4096 个状态， 能够 满足题目要求。 DA 转换电路 DA 转换器的 种类 与原理 DA 转换器 主要分为：有权电阻网络 DA 转换器、倒 T 形电阻网络 DA 转换器、 权电流型 DA 转换器及其开关树型 DA 转换器等。 与 AD 类似， DA 输出也有 2020 中状态，选用的 DA 转换器 只需大于等于 12 位即可。 根据实际情况我们选用 DAC8568 作为 DA 转换 芯片。 DAC8568 简介 DAC8568 是 TI公司推出的 16 位电压输出型 DA 转换器。 其内部自带 的参考电压，该参考电压默认状态下是关闭的，其初始化精度为 %，典型温度漂移为 2/ppm C ，最大温度漂移为 5/ppm C。 该参考电压可以提供 20mA的拉电流或者灌电流。 且根据寄存器的配置不同可以使其 具有上电复位输出 0或者输出最大值的二分之一 的功能。 该芯片提供 与 SPI、 QSPI、 DSP 等 接口 相兼绵阳师范学院 2020 届本科毕业设计（论文） 10 容的 串行口，方便与控制器连接 ，内部的 施密特触发器可以 运行在 高达 50MHz的输入频率 下。 供电电压 范围为：。 DAC8568 的引脚配置图如下： 图 34 DAC8568引脚图 如上图可知： VOUT_A 至 VOUT_H 为 8个 DA 输出通道， AVDD 与 GND 为芯片的供电电压输入端，输入电压范围为：。 /REF REFV IN V OUT为参考电压的输入输出端，如果使用内部 参考电压，则该引脚可以提供 20mA 的 电流。 LOAD 为芯片的使能端，一般该 引 脚接地。 IND 为串行数据输入端， SCLK 为时钟信号输入端， IND 线上的 数据经过 SCLK 线 上的 32 个下降沿 被锁存到转移寄存器。 CLR 为异步清空输入信号，由于在该设计中仅仅用了一路 DA，所以该端口接高电平。 SYNC 为电平触发 控制信号端。 该输入端口是数据输入的帧同步信号。 图 35 DAC8568内部逻辑框图 如上图芯片内部逻辑框图所示：线 IND 上的数据可以分别送到数据缓冲器绵阳师范学院 2020 届本科毕业设计（论文） 11 AH 中，然后在转移到寄存器 AH 中，再进行解码，最后进行 DA 转换，将相应的数据从通道 OUT OUTV A V H输出。 DAC8568 的读写时序图如下所示： 当 SYNC 信号线被拉低时，一个写时序就开始了，数据线 IND 上的数据在每一个时钟线上的下降沿被锁存到 32 位的转移寄存器。 这个时钟信号的最高频率可达 50MHz。 当第 32 个下降沿到来后，最后一个数据被锁存到转移寄存器 ，同时转移寄存器锁存，以后的时钟信号将不能改变转移寄存器中的值。 当接受第 32 个下降沿后， DAC8568 转换器解码指令中的控制位与地址位，然后使能相关的操作功能，这个过程将不会等待线 SYNC 上的上升沿。 如果在 31 个连续位前 SYNC 被拉低， 则这将复位 SPI 接口，不会发送数据。 当一个接受几个完整的 32 为数据后， SYNC 可以保持低电平或者拉高。 但是，第 32 个时钟下降沿与下次 线 SYNC 上的下降沿之间的最小时间间隔为10ns。 图 36 DAC8568读写时序 图 DAC8568 每个通道的 内部结构 框图 如下所示： REF+Resistor StringREFDACRegister62K50K 50KVREF_LVREF_HGND+VOUT_X 图 37 通道内部原理图 输入到 DAC8568 是连续的二进制数据，其输出电压为： 2 INO U T R E FnDV V G a in   绵阳师范学院 2020 届本科毕业设计（论文） 12 IND 为 输入的 DA 数据， Gain 为增益，对于 A、 B 通道，增益为 1， C、 D 通道增益为 2。 在本。