集成电路分析与设计课程设计(编辑修改稿)

集成电路分析与设计课程设计(编辑修改稿)内容摘要：

  ddtpddtpddtpddddtpppoxoxLr VVVVVVVVVWLtCt 2 以 tr=tf为条件计算（ W/L） P， min 极限值。            ddtpddtpddtpddddtpNnddtnddtnddtnddddtnPprfVVVVVVVVVLWuVVVVVVVVVLWutt2019ln122=1 即 16 5 4 2 1 5 6 5 3 44PLW  PLW 取整数值 PLW =48 比较①和②中（ W/L） P， min 值，取大值者PLW =48 作为输出级的（ W/L）P值。 内部基本反相器中的各 MOS 尺寸的计算 内部基本反相器如图 4 所示，它的 N 管和 P 管尺寸依据充放电时间 tr和 tf方程来求。 关键点是先求出式中 CL（即负载）。 图 4 内部反相器 它的负载由以下三部分 电容组成：①本级漏极的 PN 结电容 CPN；②下级的栅       dd tnddtnddtndd ddtnnnox oxLf V VVVVVV VVWLtCt 2 9 电容 Cg；③连线杂散电容 CS。 ○ 1 本级漏极 PN 结电容 CPN计算 CPN＝ Cj（ Wb） +Cjsw (2W+2b) 其中 Cj是每 um2 的结电容， Cjsw是每 um 的周界电容， b 为有源区宽度，可从设计规则获取。 如若最小孔为 2λ 2λ，孔与多晶硅栅的最小间距为 2λ，孔与有源区边界的最小间距为 2，则取 b＝ 6λ ,L=2λ ,Cj和 Cjsw可用相关公式计算，或从模型库选取，或用经验数据。 在此次设计中 6b。 并且在图 4 中的 模型库中找到： mC FEjN 2/  ， mC FEjP 2/  ， mFEC jsw N /  ， mFEC jsw P / 。  = 总的漏极 PN 结电容应是 N 管 和 P 管的总和，即： CPN＝ (Cj,N WN＋ Cj,P WP） b＋ Cjsw,N (2WN＋ 2b)＋ Cjsw,P (2WP＋ 2b) =( WN＋ WP） b＋ (2WN＋ 12 )＋ (2WP＋ 12 ) = WN＋ WP + ② 栅电容 Cg 计算 Cg＝ ＋ ＝ oxoxN tA  ＋ oxoxP tA  ＝（ WN＋ WP） L oxoxt 此处 WN和 WP为与本级漏极相连的下一级 N 管 和 P 管的栅极尺寸，近似取输出级的 WN和 WP值。 10 Cg=（ WN＋ WP） L10  = 310 （ 28λ ＋ 96λ ） 2λ = 1410 F 此处 WN和 WP为与本级漏极相连的下一级 N 管 和 P 管的栅极尺寸，近似取输出级的 WN和 WP值。 ③ 连线杂散电容 CS CS＝  oxoxtA 一般 CPN＋ Cg≈ 10CS，可忽略 CS 作用。 因此，内部基本反相器的总 负载电容 CL 为上述各电容计算值之和。  SGPNL CCCC WN＋ WP + 1410 把 CL代入 tr 和 tf 的方程式，并根据 tr=tf≤ 25ns 的条件， 设 tr=tf= 代入        dd tnddtnddtndd ddtnnnox oxLf V VVVVVV VVWLtCt 2 得到 43.   PN WEWE =8 1010 根据之前的计算可知 48:14:  PN LWLW 所以 WP= 代入上式，求解，得到 WN= WP=13 因此 242, LW N 内反 2147P LW ，内反 11 内部逻辑门 MOS 尺寸的计算 内部逻辑门的电路如图 5所示。 根据截止延迟时间 tpLH 和导通延迟时间 tpHL的要求，在最坏情况下，必须保证等效 N 管、 P 管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于 内部基本反相器了。 因此， N管的尺寸放大 3 倍，而 P 管尺寸不变，即： 图 5 内部逻辑门的电路 输入级设计 由于本电路是与 TTL 兼容， TTL 的输入电平 ViH可能为 ，如果按正常内部反相器进行设计，则 N P1构成的 CMOS 将有较大直流功耗。 故采用如图 6 所示的电路，通过正反馈的 P2 作为上提拉管，使 ViH 较快上升，减小功耗，加快翻转速度。 图 6 输入级电路 2142123PP，内部反相器，与非门，内部反相器，与非门＝＝LWLWLWLWNN 12 （ 1）输入级提拉管 P2的（ W/L） P2计算 为了节省面积，同时又能使 ViH较快上升，取（ W/L） P2＝ 1。 为了方便画版图，此处的 W 允许取 6λ。 所以 （ W/L） P2 =66 （ 2）输入级 P1管（ W/L） P1的计算 此 P1管应取内部基本反相器的尺寸 即21471  PLW （ 3）输入级 N1管（ W/L） N1的计算 由于要与 TTL 电路兼容，而 TTL 的输出电平在 ～ ，因此要选 取反相器的状态转变电平： 又知： 式中 noxoxnn LWt   ，poxoxpp LWt    44NPpNnpn LWLWLW NLW pnpn/1/6 2 2 4 9 ＝ 解得 pn  / = 所以NLW = 31 缓冲级的设计 输入缓冲级 由 74HC139 的逻辑图可知，在输入级中有三个信号： Cs、 A A0。 其中 Cs经一级输入反相器后，形成 sC ，用 sC 去驱动 4 个三输入与非门，故需要缓冲级，VVVV iHiLI * m in,m a x, pnpntntpddIVVVV/1/*＝ 13 使其驱动能力增加。 同时为了用 sC 驱动，必须加入缓冲门。 由于 A A0 以及01 A、　A 各驱动内部与非门 2 个，所以可以不用缓冲级。 图 7 Cs 的缓冲级 Cs 的缓冲级设计过程如下： Cs 的缓冲级与输入级和内部门的关系如图 7 所示。 图中 M1为输入级， M2为内部门， M3 为缓冲级驱动门。 M1 的 P 管和 N 管的尺寸即为上述所述的输入级CMOS 反相器 P1管 和 N1管尺寸， M2的 P 管和 N 管的尺寸即为内部基本反相器P1管和 N1管尺寸， M3的 P 管和 N 管的尺寸 由级间比值（相邻级中 MOS 管宽度增加的倍数）来确定。 N 为扇出系数，它的定义是： 积前级等效反相器栅的面 下级栅的面积＝N 在本例中，前级等效反相器栅的面积为 M2的 P 管和 N 管的栅面积总和，下级栅的面积为 4 个三输入与非门中与 Cs 相连的所有 P 管。