八路竞赛抢答器课程设计(编辑修改稿)

八路竞赛抢答器课程设计(编辑修改稿)内容摘要：

引脚 (3个 ),8086CPU 采用单一的 +5V 电源，但有两个接地 引脚。 AD15— AD0（ Address Data Bus） :地址 /数据复用信号输入 /输出引脚 (16个 ),分时输出 低 16 位地址信号及进行数据信号的输入 /输出。 A19/s6— A15/s3（ Address Status Bus） :地址 /状态复用信号输出引脚 (4个 ),分时输出 地址的高 4位及状态信息，其中 s6为 0 用以指示 8086CPU 当前与总线连通； s5 为 1 表明 8086/8088CPU 可以响应可屏蔽中断； s s3共有四个组态，用以指明当前 使用的段寄存器，如表 95所示， 00— ES， 01武汉理工大学《微机原理与接口技术》课程设计 第 11 页 — SS， 10— CS， 11— DS。 NMI(NonMaskable Interrupt)、 INTR（ Interrupt Request） :中断请求信号输入引脚 (2)，引入中断源向 CPU 提出的中断请求信号，高电平有效，前者为非屏蔽中断请求，后者为 可屏蔽中断请求信号。 RD（ Read） :读控制输出信号引脚 (1)，低电平有效，用以指明要执行一个对内存单元或 I/O 端口的读操作，具体是读内存单元，还是读 I/O 端口，取决于 IOM/ 控制信号。 CLK/(Clock）：时钟信号输入引脚 (1)，时钟信号的方波信号，占空比约为 33%，即 1/3 周期为高电平， 2/3 周期为底电平， 8086/8088 的时钟频率（又称为主频）为 ，即从该引脚输入的时钟信号的频率为。 Reset(Reset):复位信号输入引脚 (1)，高电平有效。 8088/8086CPU 要求复位信号至少维持 4 个时钟周期才能起到复位的效果，复位信号输入之后， CPU结束当前操作，并对处理器的标志寄存器、 IP、 DS、 SS、 ES 寄存器及指令队列进行清零操作，而将 CS 设置为 0FFFFH。 READY（ Ready） :“准备好”状态信号输入引脚 (1)，高电平有效，“ Ready”输入引脚接收来自于内存单元或 I/O 端口向 CPU 发来的“准备好”状态信号，表明内存单元或 I/O端口已经准备好进行读写操作。 该信号是协调 CPU 与内存单元或 I/O 端口之间进行信息传送的联络信号。 TEST (Test):测试信号输入引脚 (1)，低电平有效 ,TEST 信号与 WAIT 指令结合起来使用， CPU 执行 WAIT 指令后，处于等待状态，当 TEST 引脚输入低电平时，系统脱离等待状态，继续执行被暂停执行的指令。 MN/MX（ Minimum/Maximum Model Control）最小 /最大模式设置信号输入引脚 (1)，该输入引脚电平的高、低决定了 CPU 工作在最小模式还是最大模式，当该引脚接 +5V 时， CPU 工作于最小模式下，当该引脚接地时， CPU 工作于最大模式下。 1 BHE /S7（ Bus High Enable/Status） :高 8 位数据允许 /状态复用信号输出引脚 (1)，输出。 分时输出 BHE 有效信号，表示高 8为数据线 D15— D8上的数武汉理工大学《微机原理与接口技术》课程设计 第 12 页 据有效和 S7 状态信号 ， 但 S7未定义任何实际意义。 利用 BHE 信号和 AD0信号，可知系统当前的操作类型，具体规定见表 22 所示。 表 22 BHE 和 A0的代码组合和对应的操作 BHE A0 操作 所用数据引脚 0 0 从偶地址单元开始读 /写一个字 AD15 ~ AD0 0 1 从奇地址单元或端口读 /写一个字节 AD15 ~ AD8 1 0 从偶地址单元或端口读 /写一个字节 AD7 ~ AD0 1 1 无效 0 1 从奇地址开始读 /写一个字 (在第一个总线周期将低 8 位数据送到 AD15 ~AD8，下一个周期将高 8位数据送到 AD7 ~AD0 ) AD15 ~ AD0 1 0 在 8088 系统中，该引脚为 0SS ，用来与 RDT/ 、 IOM/ 一起决定 8088 芯片当前总线周期的读写操作，如表 23所示。 表 23 总线周期读写操作组合 IOM/ RDT/ 0SS 性能 1 0 0 中断响应 1 0 1 读 I/O 端口 1 1 0 写 I/O 端口 1 1 1 暂停（ Halt） 0 0 0 取指令操作码 0 0 1 读存储器 0 1 0 写存储器 0 1 1 无源 最小模式下的 2431 引脚 当 8086CPU 的 XMMN/ 引脚固定接 +5V 时， CPU 处于最小模式下，这时候剩余的 24— 31 共 8 个引脚的名称及功能如下： 武汉理工大学《微机原理与接口技术》课程设计 第 13 页 INTA （ Interrupt Acknowledge）中断响应信号输出引脚 (1)，低电平有效，该引脚是 CPU 响应中断请求后，向中断源发 出的认可信号，用以通知中断源，以便提供中断类型码，该信号为两个连续的负脉冲。 ALE（ Address Lock Enable） :地址锁存允许输出信号引脚 (1)，高电平有效， CPU 通过该引脚向地址锁存器 8282/8283 发出地址锁存允许信号，把当前地址 /数据复用总线上输出的是地址信息，锁存到地址锁存器 8282/8283 中去。 注意： ALE 信号不能被浮空。 DEN （ Data Enable） :数据允许输出信号引脚，低电平有效，为总线收发器 8286 提供一个 控制信号，表示 CPU 当前准备发送或接收一项数据。 RDT/ （ Data Transmit/Receive） :数据收发控制信号输出引脚 (1)，CPU 通过该引脚发出控制数据传送方向的控制信号，在使用 8286/8287 作为数据总线收发器时， RDT/ 信号用以控制数据传送的方向，当该信号为高电平时，表示数据由 CPU 经总线收发器 8286/8287 输出，否则，数据传送方向相反。 MIO/ （ Memory/Input amp。 Output） : 存储器 /I/O 端口选择信号输出引脚 (1),这是 CPU 区分进行存储器访问还是 I/O 访问的输出控制信号。 当该引脚输出高电平 时，表明 CPU 要进行 I/O 端口的读写操作，低位地址总线上出现的是 I/O 端口的地址；当该引脚输出低电平时，表明 CPU 要进行存储器的读写操作，地址总线上出现的是访问存储器的地址。 WR (Write): 写控制信号输出引脚 (1)，低电平有效，与 MIO/ 配合实现对存储单 元、 I/O 端口所进行的写操作控制。 HOLD(Hold Request): 总线保持请求信号输入引脚 (1)，高电平有效。 这是系统中的其它总线部件向 CPU 发来的总线请求信号输入引脚。 HLDA（ Hold Acknowledge） :总。