高速pcb设计指南之八(doc23)-经营管理(编辑修改稿)

高速pcb设计指南之八(doc23)-经营管理(编辑修改稿)内容摘要：

下降的一种可行的办法是缩短去耦电容到 IC输出级之间的分布路径。 这样将降低 “Ldi/dt”表达式中的 “L”项。 由于 IC 器件的上 升时间越来越快，在设计 PCB板时唯一可以实施的办法是尽可能地缩短去耦电容到 IC 输出级之间的分布路径。 一种最直接的解决方法是将所有的电源去耦都放在 IC 内部。 最理想的情况是直接放在硅基芯片上，并紧邻被驱动的输出级。 对于 IC 厂商来说，这不仅昂贵而且很难实现。 然而如果将去耦电容直接放在 IC 封装内的 PCB板上，并且直接连接到硅基芯片的管脚，这样的设计成本增加得最少，对 EMI 控制和提高信号完整性的贡献最大。 目前仅有少数高端微处理器采用了这种技术，但是 IC 厂商们对这项技术的兴趣正与日俱增，可以预见这样的设计技术必将在未来 大规模、高功耗的 IC 设计中普遍应用。 在 IC 封装内部设计的电容通常数值都很小 (小于几百皮法 )，所以系统设计工程师仍然需要在 PCB 板上安装数值在 到 之间的去耦电容，然而 IC 封装内部的小电容可以抑制输出波形中的高频成分，这些高频成分是 EMI的最主要来源。 传输线终端匹配也是影响 EMI 的重要问题。 通过实现网络线的终端匹配可以降低或者消除信号反射。 信号反射也是影响信号完整性的一个重要因素。 从减小 EMI 的角度来看，串行终端匹配效果最明显，因为这种方式的终端匹配将入射波 (在传输线 中国最大的管理资料下载中心 (收集 \整理 . 部分版权归原作者所有 ) 第 10 页 共 23 页 上 传播的原始波形 )降低到了 Vcc 的一半，因而减小了驱动传输线所需的瞬时吸纳电流。 这种技术通过减少 “Ldi/dt”中的 “di”项来达到降低 EMI的目的。 某些 IC 厂商将终端匹配电阻放在 IC 封装内部，这样除了能够降低 EMI和提高信号完整性，还减少了 PCB板上的电阻数目。 检查 IC 芯片是否采用了这样的技术可以更加清楚 IC 的输出阻抗。 当 IC 的输出阻抗同传输线的阻抗匹配时，就可以认为这样的传输线实现了 “串联终端匹配 ”。 值得注意的是串联终端匹配的IC 采用了信号转换的反射模型。 而在实际应用中如果沿传输线方向分布有多个 负载，并且有非常严格的时序要求，这时串联终端匹配就可能不起作用。 最后，某些 IC 芯片输出信号的斜率也受到控制。 对大多数的 TTL和 CMOS器件来说，当它们的输出级信号发生切换时，输出晶体管完全导通，这样就会产生很大的瞬间电流来驱动传输线。 电源总线上如此大的浪涌电流势必产生非常大的电压瞬变(V=Ldi/dt)。 而许多 ECL、 MECL 和 PECL 器件通过在输出晶体管线性区的高低电平之间的转换来驱动输出级，通常称之为非饱和逻辑，其结果是输出波形的波峰和波谷会被削平，因而减小了高频谐波分量的幅度。 这种技术通过提 升表达式 “Ldi/dt”中的信号上升时间 “dt”项来减小 EMI。 总结 中国最大的管理资料下载中心 (收集 \整理 . 部分版权归原作者所有 ) 第 11 页 共 23 页 通过仔细考察集成电路芯片的封装、引线结构类型、输出驱动器的设计方法以及去耦电容的设计方法，可以得出有益的设计规则，在电路设计中要注意选择和使用符合以下特征的电子元器件： *外形尺寸非常小的 SMT或者 BGA封装； *芯片内部的 PCB是具有电源层和接地层的多层 PCB设计； *IC 硅基芯片直接粘接在内部的小 PCB上 (没有绑定线 )； *电源和地成对并列相邻出现 (避免电源和地出现在芯片的边角位置，如 74系列逻辑电路 )； *多个电源和地管 脚成对配置； *信号返回管脚 (比如地脚 )与信号管脚之间均匀分布； *类似于时钟这样的关键信号配置专门的信号返回管脚； *采用可能的最低驱动电压 (Vcc)，如相对于 5V 来说可以采用，或者使用低电压差分逻辑 (LVDS)； *在 IC 封装内部使用了高频去耦电容； *在硅基芯片上或者是 IC 封转内部对输入和输出信号实施终端匹配； *输出信号的斜率受控制。 总之，选择 IC 器件的一个最基本的规则是只要能够满足设计系统的时序要求就应该选择具有最长上升时间的元器件。 一旦设计工程师做出最终的决定，但是仍 然不能确定同一工艺技术不同厂商生产的器件电磁干扰的情况，可以选择不同厂商生产的器 中国最大的管理资料下载中心 (收集 \整理 . 部分版权归原作者所有 ) 第 12 页 共 23 页 件做一些测试。 将有疑问的 IC 芯片安装到一个专门设计的测试电路板上，启动时钟运行和高速数据操作。 通过连接到频谱分析仪或宽带示波器上的近场磁环路探针可以容易地测试电路板的电磁发射。 第二篇 实现 PCB高效自动布线的设计技巧和要点 尽管现在的 EDA工具很强大，但随着 PCB尺寸要求越来越小，器件密度越来越高， PCB设计的难度并不小。 如何实现 PCB高的布通率以及缩短设计时间呢。 本文介绍 PCB 规划、布局和布线的设计技巧和要点。 现在 PCB设计的时间越来越短，越来越小的电路板空间，越来越高的器件密度，极其苛刻的布局规则和大尺寸的元件使得设计师的工作更加困难。 为了解决设计上的困难，加快产品的上市，现在很多厂家倾向于采用专用 EDA 工具来实现 PCB的设计。 但专用的 EDA工具并不能产生理想的结果，也不能达到 100%的布通率，而且很乱，通常还需花很多时间完成余下的工作。 现在市面上流行的 EDA 工具软件很多，但除了使用的术语和功能键的位置不一样外都大同小异，如何用这些工具更好地实现 PCB 的设计呢。 在开始布线之前对设计进行认真的分析以及对工具 软件进行认真的设置将使设计更加符合要求。 下面是一般 中国最大的管理资料下载中心 (收集 \整理 . 部分版权归原作者所有 ) 第 13 页 共 23 页 的设计过程和步骤。 确定 PCB的层数 电路板尺寸和布线层数需要在设计初期确定。 如果设计要求使用高密度球栅阵列 (BGA)组件，就必须考虑这些器件布线所需要的最少布线层数。 布线层的数量以及层叠 (stackup)方式会直接影响到印制线的布线和阻抗。 板的大小有助于确定层叠方式和印制线宽度，实现期望的设计效果。