altera中文资料(doc23)-经营管理(编辑修改稿)

altera中文资料(doc23)-经营管理(编辑修改稿)内容摘要：

改后的分区。 这样做会直接导致两个不利结果。 第一，由于物理约束 的数量增多，适配器必需全速运转，因此编译时间明显延长。 第二，由于目标分区的布局分散在器件中，因此结果质量会下降，有时甚至非常显著。 带有位置分配的典型器件平面布置图。 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 不带有位置分配的典型器件平面布置图。 利用 Quartus II 早期时序估算器的优势 早期时序估算器不必进行完整的设计编译，即可提供准确的设计时序估算。 估算结果平均在实际设计性能的 11％以内。 设计人员可以采用时序逼近平面布置图编辑器来查看该功能生成的“布局估算”，识别出关键通路，根据需要加入或修改平面布置图约束。 然后，早期时序估算器能够迅速评估平面布置图位置分配或逻辑修改的效果，对设计变量进行快速迭代，帮助 设计人员找到最佳方案。 分区和平面布置图方案成功的关键 设计人员在为结果生成平面布置图位置分配之前，应对结果进行比较，如果不能符合以下准则，应考虑采用其他方案：  在设计分区完成和生成平面布置图位置分配之后，不应观察到 fMAX劣化。 在许多情况下，允许 fMAX略有增加。  在设计分区完成和生成平面布置图位置分配之后，面积增加不应超过5％。  布线阶段花费的时间不应明显增加。 如果布线时间明显增加，平面布置图位置分配可能产生了大量的布线拥塞。 为帮助修改和优化 每个分区的位置分配，设计人员可采用 Quartus II 软件的时序逼近平面布置图来确定布线拥塞的区域。 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 结论 Altera Quartus II 编译增强技术显著缩短了设计迭代时间 ， 其性能保留特性是前所未有的 ，极大的提高了 设计人员工作效率。 设计人员采用该技术每天能够进行 4至 5 次的高密度 FPGA 设计迭代，而采用传统编译方法只能进行 1 至 2 次迭代，设计迭代时间减少近 70%，明显缩短了全部开发时间。 编译增强特性实现的性能保留功能使设计人员能够以更少的设计迭代，更高效的达到时序逼近 复用器重构降低 FPGA 成本 摘要 本文介绍了一种新的能够降低 FPGA 实际设计 20％成本的综合算法。 该算法通过减少复用器所需查找表（ LUT）的数量来实现。 算法以效率更高的 4:1 复用器替代 2:1 复用器树。 算法性能关键在于寻找总线上出现的复用器数量。 新的优化方法占用一定的逻辑，这些逻辑由总线进行分担，从而减少了总线上每个比特位所需的逻辑。 关键词 FPGA、复用器、重构、重新编码、总线、逻辑优化、综合。 1. 引言 复用器是数据通道常用的构建模块，被广泛应用在处理器 [1]、处理器总线、网络交换，甚至是资源共享的 DSP 设计中。 据 估计，复用器一般要占用一个 FPGA设计 [2] 25%以上的面积。 因此，优化 FPGA 设计的关键在于怎样优化复用器。 本文介绍了一种新的复用器重构算法，该算法减小了复用器在基于 4 输入查找表（ 4LUT） FPGA 体系结构中所占用的面积。 基准测试结果表明复用器平均减少了 17%，在一些设计中， 4LUT 整体减少 20%。 节阐述了复用器是如何由行为级 VHDL[4]或 Verilog[5]代码产生的， 和 节阐述复用器树和复用器总线在设计中是怎样生成的。 节说明这些结构怎样由 4LUT 实现，阐述如何采用两 个 4LUT 有效实现一个 4:1 二进制复用器。 第 3. 压缩 节介绍了一种叫做压缩的新技术，该技术附加一些控制逻辑，将多个 2:1 复用器重新组合为有效的 4:1 复用器，从而减少了为总线上每一个比特位 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 实现复用器所需要的 4LUT 数量，所附加的控制逻辑代价由整个总线来分担。 优化复用器总线是复用器重构算法的核心。 节阐述复用器重构算法如何构建设计中的复用器树总线。 重构 节的重构方法用于执行 均衡 节中定义的均衡算法。 均衡增加了由压缩生成的有效4:1 复用器的数量。 第 5 节总结了在 Altera Quartus II 集成综合中运行的整个算法。 第 6. 结果 节列出了来自 120 个 Altera 真实用户设计实例的基准测试结果，测试表明面积减少超过 20%，平均节省了 %。 2. 背景知识 复用器在设 计中是怎样实现的 行为级 HDL 设计中的任何条件代码通常会综合为复用器。 本节阐述两个最常用的复用器生成代码实例。 图 1 是 VHDL 的 case 声明及其 2:1 复用器树的实现。 采用 Verilog case 声明的“ parallel case”指令 [5]可产生相似的结果。 注意，并不是所有的 case 声明将可能的事件都描述清楚，需要依靠“ default”或者“ others”条件来进一步说明。 在这些情况下，可以继续将 case 声明表征为 2:1复用器树，但是这种树结构可能达不到平衡。 错误 !未找到引用源。 显示了“ ifthenelse” 声明是怎样产生一个 2:1 复用器链的。 Verilog 的“ ?:”和非平行 cases 可同样产生相似的结构。 注意，复用器链确保如果第一个 if 条件为“真”，将选择“ a”数据输入，而复用器其他部分将被忽略。 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 本文阐述的复用器重构算法应用于 2:1 复用器。 综合工具由行为级代码开始通常会生成较大的复用器。 较大的复用器总是被分解为 2:1 复用器树，如何实现这种分解已经超出本文讨论范围。 复用器树 设计中复用器之间的馈入是常见的现象。 例如 ， 在一段 HDL 代码中，如下面的错误 !未找到引用源。 所示， ifthenelse 声明中含 有 case 声明就会产生这种现象。 在复用器重构算法中，识别出较大的复用器树对于尽可能减少面积是非常重要的。 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 中国最庞大的下资料库 (整理 . 版权归原作者所有 ) 复用器总线 VHDL 信号或 Verilog 线宽通常会超过一个比特位。 当采用 ifthenelse 和 case 声明时，将会生成大量具有不同数。