毕业设计论文基于fpga技术的数字存储示波器设计(编辑修改稿)

毕业设计论文基于fpga技术的数字存储示波器设计(编辑修改稿)内容摘要：

来说，可以根据不同情况来决定是否要选择操作系统。 操作系统的使用可以在一定程度上缩短开发周期，但是操作系统对于实时性很高的场合来说就不一定合适。 而 没有操作系统的开发方式相对来说可能比较复杂一些，需要用户对 DSP的硬件架构，对 DSP的外围电路的驱动等非常熟悉。 开发过程的时候，所有程序都是从硬件调试到初始化程序和应用程序都在 CCS中进行开发。 需要操作系统的开发方式相对来说简单一些，但是如果加入了操作系统之后，由于操作系统可以屏蔽到硬件的相关细节，用户即使不了解硬件的相关细节也可以进行开发，使得用户可以把精力专门集中在应用程序的开发上来。 同时可以缩短开发周期。 DSP开发工具主要包括有： C语言编译器 (C Compiler)、汇编语言工具、汇编器 (Assembler)、连接器 (Linker)、归档器 (Archive)、交叉引用歹愫 (Cross Reference Lister)。 如果是 C语言程序，首先是 C语言编译器将程序编译成汇编语言源程序，然后送到汇编器里面进行汇编，汇编后产生 COEF格式的目标代码，再用连接器进行连接，生成 DSP上可以执行的 COEF格式的目标代码。 然后就可以利用调试器对代码进行调试。 调试正确之后就可以把代码写入到 Flash里面了。 开发流程图 31所示： 图 31 DSP的开发流程 FPGA 的开发过程与应用 随着现场可编程逻辑器件越来越高的集成度，加上不断出现的 I/O标准、嵌入功能、高级时钟管理的支持，使得现场可编程逻辑器越来越广泛。 FPGA 发展历程及现状 从 Xilinx公司推出了世界上第一片 FPGA(现场可编程逻辑芯片 )， FPGA已经 常州信息职业技术学院电子与电气工程学院 毕业设计论文 7 历几十年的发展。 从最初的一千多可利用门，发展到 90年代的几十万个可利用门，到 十一世纪又陆续推出了几千万门的 单片 FPGA芯片。 FPGA使用灵活，适用性强，特别适用于复杂逻辑的设计，有利用电子系统小型化，而且其开发周期短、开发投入少、芯片价格不断降低，促使 FPGA越来越多地取代了 ASIC的市场。 FPGA 开发流程 FPGA开发流程可以分为如下几步： ① 设计输入，设计输入主要包括原理图输入、状态图输入、波形图输入以及某种硬件描述语言，比如说是 VHDL、 Verilog的源程序。 它是利用这些输入去描述一个电路的功能。 ② 功能仿真，功能仿真就是利用相关仿真工具对相关电路进行功能级别仿真，也就是说对你的输入设计的 逻辑功能进行相关的模拟测试。 在功能上面来了解电路是否能够达到预期要求。 这里的功能仿真纯粹是模拟性质的，不会设计的任何具体器件的硬件特性。 ③ 综合，综合就是行为或者功能层次表达的电子系统转换成低层次门级电路的网表。 ④ 布局布线，就是将综合后的网表文件针对某一个具体的目标器件进行逻辑映射。 此时应该使用 FPGA厂商提供的实现与布局布线工具，根据所选芯片的型号，进行芯片内部功能单元的实际连接与映射。 ⑤ 时序验证，就是要使得时序仿真过程中，建立与保持时间要符合相关的制约，以便数据能被正确的传输。 使仿真既包含门延时，又 包含线延时信息。 能较好地反映芯片的实际工作情况。 ⑥ 生成 SOF等文件，此文件可以通过调试器把它下载到系统中间去。 而 FPGA设计流程的其他步骤基本上由相关工具去完成，因此只要自己设置好相关参数，不要人为干预太多。 而验证的话就需要用户花费大量的时间去完 成。 常州信息职业技术学院电子与电气工程学院 毕业设计论文 8 第 4 章 整体设计方案 在数字存储示波器的设计中主要分为两大部分：硬件设计和软件设计。 本章主要介绍示波器系统整体的设计流程，系统整体性能参数以及最终方案的确定。 并对所选的方案做了 详细介绍，根据此方案确定了元器件的选择。 系统整体设计流程图 开始设计一个系统的时候，第一步是撰写整个系统的方案。 对整个系统如何实现应该有个详细的了解。 方案确定之后，就要设计这个系统的具体性能指标。 再然后根据这个系统的性能指标选择相关的元器件。 这之后，就可以进行软硬件设计了。 一般硬件和软件开发可以同时进行。 这样在完成系统的软件和硬件之后。 分别对软件和硬件进行调试。 分别调试完成之后，就进行系统的集成。 之后再进行整个系统的测试工作。 图 41给出了系统的整体设计流程。 图 41 系统的整体设计流程 常州信息职业技术学院电子与电气工程学院 毕业设计论文 9 整个系统的性能指标 考虑到同类国产的示波器的性能指标，以及在具体电路中整个系统的实现难9易程度。 故将设计目标定位于带宽在 100M左右的数字存储示波器。 并从成本等方面考虑，整个示波器系统只做了一个通道。 采用的芯片也是尽量采用比较容易在市场上买到的和相对便宜的。 同时由于时间等原因，本文只完成了整个系统的硬件设计和 部分驱动程序的编写。 并且对硬件电路进行了调试。 调试的电路结果基本上达到了当初所想要达到的指标。 但整个系统集成起来的调试工作还没有进行。 便携式数字存储示波器期望达到的具体设计参数如下： ①带宽： 100MHZ(重复带宽 ) ②通道：单通道 ③采样率： 100MSPS(实时采样 )； ④垂直分辨率： 8位 ⑤垂直灵敏度： 10mv5v/div ⑥水平灵敏度： ⑦输入阻抗： 1MΩ ⑧工作模式：自动，单次，常规 ⑨存储深度： 4KB ⑩显示： LCD(黑白；整个屏幕 192x64点阵；对比度可调 ) 系统的实现方案 数字存储示波器的设计方法一般是：信号通过调理电路之后，送到 AD转换器将被测信号数字化，并将数据存入到存储器中，在信号出现触发脉冲之后，就可以开始显示数据。 然后处理器从存储器中读出数据，直接以数字信号 (显示器为液晶的时候 )的形式，送到相应的显示器中进行显示波形。 方案 ：采用 DSP+FPGA+单片机来实现整个系统。 本设计就采用这个架构。 这个结构既继承了采用 DSP和 FPGA的优点，同时也克服了因为 LCD和键盘处理电路的速度慢而导致浪费 DSP的时间资源的这个缺点。 在本方案中，把 LCD和键盘处理电路全 部交给单片机进行管理。 在这里 DSP把数据通过多缓冲串口发送给单片机，然后由单片机把从 DSP中接收到的数据送到 LCD中去显示。 同时单片机也可以读取键盘中的数据，通过串口发送给 DSP芯片，进而去控制相关的电路。 系统的整体设计框图如图 42所示。 常州信息职业技术学院电子与电气工程学院 毕业设计论文 10 图 42 系统的整体设计框图 实现方案的介绍 从图 ，整个硬件平台和其他的数字存储示波器一样也是采用模块化设计的方式，整个系统基本上是由三大部分模块组成：它们分别为数据采集部分、数据处理部分和数据显示部分。 数据采集部分完全由 FPGA来进行控制，DSP只负责数据的后期处理，系统其他功能由单片机来实现。 FPGA要控制前端数据通道，对采集到的数据缓存，而且还要使数据缓存单元和 DSP处理器进行通信，这在整个系统中具有重要的地位。 同时又由于 FPGA的可编程性，使得前端采集电路的设计非常灵活，调试起来也非常方便。 DSP主要负责把采集的数据进行处理。 比如像滤波 、傅立叶变换等，同时负责波形重建，波形重建这里主要会采用内插算法来重建波形。 而后端的单片机主要负责系统的人机接口和数据显示。 整个系统的工作流程是这样的：由上图也可以看出，要测量的波形经过衰减或者放大电路之后分为二路：一路送整形电路整形之后产生矩形波信号，然后利用 FPGA的测频电路测量波形的频率；另外一路送 A/D转换器进行 AD转换。 AD的采样率使它恒定为 1OOM/S。 转换后的数字信号要先送到FIFO存储器中暂存， FIFO的存储是靠 FIFO的写时钟来实现，而 FIFO的写时钟是由 FPGA中的分频电路产生的。 这样示 波器就能根据用户键盘中设置的相关参数选用想要的读写时钟。 FIFO就利用 FPGA中的 RAM资源。 比如这里选用的 FPGA里面就有 5K的 RAM资源供用户选择。 这样数据采集进来就可以直接存储在 FPGA中，这样做就不需要专门的 FIFO芯片，同时直接在 FPGA中定制 FIFO存储器，可以提高整个系统的性能，使得整个系统的速度更快。 随着写时钟的到来， FFIO存满之后， DSP处理器就从 FIFO中读取数据来进行处理，处理之后就由 DSP送到单片机中进行显示。 图中 FLASH模块的是程序存储器，即整个系统的软件都固化在 FLASH中。 RAM模块是数据存储器，整个系统运行的时候，首先 DSP利用已经固化在 ROM中的 BOOT程序把 FLASH中的程序搬到 RAM中运行。 这里键盘和 LCD模块是用来进行输入控制和输出显示。 在调试的时候同时我们也设计了两 常州信息职业技术学院电子与电气工程学院 毕业设计论文 11 个 JATG接口，分别用来对 FPGA和 DSP进行调试。 元器件的选择 的选择也是非常重要的一环，如果选择的不好，就会严重影响进度。 在这里你选择的元件的时候要根据自 器件的选择的总的指导原则是性价比高、市场上容易买到。 其实系统元器件 己定制的系统性能指标选择能够满足要求的元件。 本系统所选择的元件如表 43所示。 表 43 所选元件及功能介绍 常州信息职业技术学院电子与电气工程学院 毕业设计论文 12 第 5 章 整个系统硬件 设计 整个系统的关键电路其实还是在前端通道、模数转换这两块前端电路的设计，这主要是因为对于一个电路来说，如果信号频率达到 100M的话，要考虑的因素就会很多，比如如何 去减小电路中数字电路对模拟电路的信号的影响，因为模拟电路它是非常敏感的，一点点干扰就可能会使得被测的信号出现失真，同时对于高频电路来说，阻抗匹配等因素也是会影响到整个电路的性能。 这样对于前端调理电路来说，就会碰到动态范围、宽频的挑战。 图 51为 硬件平台的总体框图，从图 51可以看出，整个硬件平台主要包括有四个部分模块，分别为：前端数据采集部分硬件电路设计； FPGA内部控制逻辑和外围电路；数据处理部分的硬件设计；平台调试接口；电源、晶振及复位电路模块。 然后按照被测信号的走向依次对图中的每个部分中的每一个硬 件模块进行介绍，主要介绍各模块的功能、工作原理、实现方法，以及具体实现的电路图。 图 51 硬件平台的总体框图 前端数据采集部分硬件电路设计 这部分的电路主要有信号衰减、放大电路、信号整形电路、 AD转换电路以及这些电路与 FPGA的接口电路。 下面分别来进行介绍。 常州信息职业技术学院电子与电气工程学院 毕业设计论文 13 信号的衰减电路 被测信号从前端输入进来，为了满足 AD转换的电气性能首先必须把信号调节到一个合适的范围之内。 通常情况下，如果输入进来的被测信号的电压范围超过 AD转换的电压范围时，就要对信号衰减，这种衰减电路我们必须考虑输入信号的频率高低。 由于在衰减过程中，频率范围很宽的时候很容易出现畸变，所以通常做衰减网络的时候采用的是无源电阻、电容网络。 这种无源阻容网络由于信号的频率特性，比如说在低频的时候就直接表现为电阻分压比，在高频的时候就为电抗的分压得到信号的衰减。 其实这种衰减本质上是为一个平衡电桥。 比如在我们的 示波器探头中就可能存在一个可调电容，通过调节它使得我们的电桥达到一种最佳状态。 这样衰减就可以变得和频率没有关系。 使得信号衰减可以在一个大的频带范围内实现信号衰减。 图 52是一个典型的信号衰减电路。 图 52 信号衰减电路 本系统所设计的电压衰减网络主要是由电阻和电容所组成。 多路选择开关控制被测信号衰减的倍数，最大可以实现 100倍的衰减。 信号输入最大为 50V，经过 100倍衰减以后将变成 ，刚好在 AD转换的电压范围之内。 衰减的具体控制是由处理器来进行控 制。 考虑到信号输入的频带宽度。 本系统选择的模拟多路开关为 MAX4547来实现。 它工作的信号频带宽，可以控制直流到 300MHz的信号。 其结构如图 53所示： 常州信息职业技术学院电子与电气工程学院 毕业设计论文 14 图 53 MAX4547内部结构 表 MAX4547逻辑状态 在电路中实现的衰减选择有 X0 X001两 种。 另外在衰减电路和放大电路中间 还有一个模拟开关 ，用来进行交直流选择。 图 54是衰减 1/10时的 PSPICE仿真结果，由仿真结果可以看出电容、电阻所组成的衰减网络可以正常实现信号的衰减。 图 54 衰减仿真 信号放大电路 如果输入到 P1端的被测量信号很微弱的话。 该信号就需要输入到放大器中进行。