多功能电子钟设计报告(编辑修改稿)

多功能电子钟设计报告(编辑修改稿)内容摘要：

reg signal_in_n_1dly。 reg signal_in_n_2dly。 reg signal_in_n_3dly。 wire signal_in_edge。 //指示输入信号的上升 /下降沿 /******************************************** 行为描述 ********************************************/ 兰州理工大学 13 //异步信号的同步处理 always @ ( posedge clk or negedge rst_n ) begin if ( rst_n == 139。 b0 ) begin signal_in_n_1dly = U_DLY 139。 b1。 signal_in_n_2dly = U_DLY 139。 b1。 signal_in_n_3dly = U_DLY 139。 b1。 end else begin signal_in_n_1dly = U_DLY signal_in_n。 signal_in_n_2dly = U_DLY signal_in_n_1dly。 signal_in_n_3dly = U_DLY signal_in_n_2dly。 end end assign signal_in_edge = signal_in_n_3dly ^ signal_in_n_2dly。 //产生信号上升 /下降沿指示信号 always @ ( posedge clk or negedge rst_n ) begin if ( rst_n == 139。 b0 ) t = U_DLY 139。 d0。 else if (signal_in_edge == 139。 b1) //检测输入信号有跳变后，计数器就清零 t = U_DLY 139。 d0。 else if (en_t == 139。 b1 amp。 amp。 t != CNT_TH) //计数器没计满后 加 1计数 t = U_DLY t + 139。 d1。 else。 //否则，保持原来的数值 end 兰州理工大学 14 always @ ( posedge clk or negedge rst_n ) begin if ( rst_n == 139。 b0 ) signal_out_n = U_DLY 139。 b1。 else if ( t == CNT_TH ) signal_out_n = U_DLY signal_in_n_3dly。 else。 end endmodule 仿真波形图 时模块 校时模块为在任意时刻可以对月、日、时、分、秒进行校正。 校时模块程序： `timescale 1ns/100ps module counter_ds( /*******************************************/ //输入 PORT 说明 /*******************************************/ input wire clk , //输入时钟 input wire rst_n , //输入复位 input wire set_add , //设定进位 output wire [3:0] gewei , //输出个位 output wire [3:0] shiwei //输出十位 兰州理工大学 15 )。 parameter [6:0] MAX_NUM = 639。 d59。 reg [6:0] current_num。 always @( posedge clk or negedge rst_n) begin if ( rst_n == 139。 b0) begin current_num[6:0] = 739。 b0。 end else if (set_add == 139。 b1 )begin current_num[6:0] = current_num[6:0] + 139。 b1。 end else if( current_num MAX_NUM ) begin current_num[6:0] = current_num[6:0] MAX_NUM。 end else。 end assign gewei[3:0] = current_num[6:0]%10。 assign shiwei[3:0] = (current_num[6:0]/10)%10。 endmodule 仿真波形图 译码显示电路 `timescale 1ns/100ps module diplay_8_8led ( input wire clk , //输入时钟 input wire rst_n。