等精度数字频率计设计毕业设计论文(编辑修改稿)

等精度数字频率计设计毕业设计论文(编辑修改稿)内容摘要：

和计数器 B 同时分为对 fx和 f0的周期数进行累加计数。 在 T时间内，若计数器 A 的累计数为 Na，计数器 B的累计数为 Nb，则 Na=Tr*fx和 Nb=Tr*f0，因此可以计算出被测频率 fx=f0(Na/Nb)。 输 入 通 道 闸 门 A 计 数 器 A显 示运 算 器控 制 电 路时 基 分 频 闸 门 B 计 数 器 Bf xf 0 图 21 等精度测量原理图 由此可见，多周期同步法测频技术的实际闸门时间 Tr不是固定的值，而是被测信号周期的整数倍，计数器 A 的计数脉冲与闸门 A的开、闭是完全同步的，因而不存在 +1 个 等精度测量 原理 东华理工大学毕业设计（论文） 总体设计思路 4 图 22 等精度数字频率计原理图 在图中，预置门控信号是宽度为 Tpr的一个脉冲， CNT1 和 CNT2 是两个可控的计数器。 标准频率信号从 CNT1 的时钟输入端 CLK 输入，其频率为 fs，经整 形后的被测信号从 CNT2 的时钟输入端 CLR输入，设其实际频率为 fx。 当预置门控信号为高时，经整形后的被测信号的上升沿通过 D 触发器的 Q 端同时启动计数器CNT1 和 CNT2。 CNT1 和 CNT2 分别对被测信号 (频率为 fx)和标准频率信号 (频率为 fs)同时计数。 当预置门信号为低电平时。 随后而至的被测信号的上升沿将使两个计数器同时关闭。 设在一次预置门时间 Tpr内对被测信号的计数值为 Nx，对标准信号的计数值为从，则下式成立 : 则计数结束后由 CNT1 和 CNT2 输出的计数值，根据上式的等精度测量公式即可计算出被测信号的频率。 由上述可见，等精度测频法具有以下三个特点 :(I)相对测量误 差与被测频率的高低无关。 (2)增大 Tpr 或 fs可以增大 Ns，减少测量误差，提高测量精度。 (3)铡量精度与预置门宽度和标准频率有关，与被测信号的频率无关，在预置门和常规侧频闸门时间相同而被侧信号频率同的情 况下 ，等精度测量法的测量精度不变。 保证了测量的精度。 东华理工大学毕业设计（论文） 硬件电路设计 5 (1) 对于频率测试功能，测频范围为 Hz～ 50 MHz；对于测频精度，测频全域相对误差恒为百万分之一。 (2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。 (3) 对于脉宽测试功能，测试范围为 μs～ 1 s，测试精度为 μs。 (4) 对于占空比测试功能，测试精度为 1%～ 99%。 东华理工大学毕业设计（论文） 硬件电路设计 6 第三 章 硬件电路设计 等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模 CPLD/FPGA 芯片难以实现。 因此，我们选择单片机和CPLD/FPGA 的结合来实现。 电路系统原理框图如图 21 所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出。 CPLD/FPGA完成各种测试功能 :键盘控制命令通过一片 74LS165 并入 串出移位寄存器读入单片机，实现测频、测脉宽及测占空比等功能，单片机从 CPLD/FPGA 读回计数数据并进行运算，向显示电路输出测量结果 :显示器电路采用七段 LED动态显示，由 8个芯片 74LS164分别驱动数码管。 电 源 部 分键 盘 输 入单片机被 测 信 号整 形 电 路显 示 电 路5 0 M H Z标 准 频 率时 钟 电 路CPLD芯片自 校 输 入 图 31 系统顶层框图 系统的基本工作方式如下 : （ 1） P0 口是单片机与 CPLD 的数据传送通信口， P1 口用于键盘扫描，实现各测试功能的转换。 P2 口为双向控制口。 P3 口为 LED 的串行显示控制口。 系统设置 5 个功能键 :占空比、脉宽、周期、频率和 复位。 （ 2） 显示电路由 8 个数码管组成 :7 个 LED 数码管组成测量数据显示器，另一个独立的数码管用于状态显示。 （ 3） 测频标准频率 50MHz 信号由晶体振荡源电路提供。 待测信号经放大整形后输入 CPLD/FPGA 的 TCLK。 东华理工大学毕业设计（论文） 硬件电路设计 7 CPLD的结构与功能介绍 可编程逻辑器件是 20 世纪 70 年代发展起来的一种新型逻辑器件，它是大规模集成电路技术的飞速发展与计算机辅助设计、计算机辅助生产和计算机辅助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超小封装和专用 化方向发展的重要基础。 它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命性的变化。 该测频系统选用的 CPLD 器件是 ALTERA 公司所生产的 MAX 7000 系列中的EPM7128SLC8415。 它是在 ALTERA 公司的第二代 MAX结构基础上，采用先进的氧化物半导体 EEPROM 技术制造的。 可容纳各种各样、独立的组合逻辑和时序逻辑函数。 可以快速而有效的重新编程，并保证可编程擦除 100 次。 EPM7128SLC8415包含 128 个宏单元，每 16 个宏 单元组成一个逻辑阵列块，同时，每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。 EPM7128SLC8415 的 结构 框图 中逻 辑阵 列 块 (LAB) 由 16 个宏 单 元(Macrocells)阵列组成，多个逻辑阵列块通过可编程互连阵列 (PTA)互相连按。 宏单元 (Macrocells)由逻辑阵列、乘积项选择阵列和可编程寄存器等 3个功能模块组成 :可编程互连阵列 (PTA)是一种可编程全局总线，连接着器件中的任何曰信号起源和信号目的地，使信号可以通过 整个器件，且 PTA 消除了信号之间的时间偏移，有固定的延时，使时间性能容易预测。 I/0 控制块 (I/0 Control Block)允许每一个 1/0 管脚可以被单独的配置为输入、输出、双向管脚，且所有工 /0 引脚都有一个三态缓冲器。 等精度数字频率计 项目设计方案 等精度数字频率计的 设计 等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比 较大，用一般中小规模 CPLD/FPGA 芯片难以实现。 因此，我们选择单片机和CPLD/FPGA 的结合来实现。 电路系统原理框图如图 33 所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出； CPLD/FPGA 完成各种测试功能；键盘信号由 AT89C51 单片机进行处理，它从 CPLD/FPGA 读回计数数据并东华理工大学毕业设计（论文） 硬件电路设计 8 进行运算，向显示电路输出测量结果；显示器电路采用七段 LED 动态显示，由8 个芯片 74LS164 分别驱动数码管。 等精度频率计测试模块 LIBRARY IEEE。 USE。 USE。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。 SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 EEND: OUT STD_LOGIC。 CPBZ ENDD: OUT STD_LOGIC)。 END ENTITY DJDPLJ。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS 自校 /测试频率选择模块 例化 PORT(CHKF, FIN, CHOIS: IN STD_LOGIC。 FOUT: OUT STD_LOGIC)。 END COMPONENT FIN。 COMPONENT CONTRL IS 测频、周期控制模块 例化 PORT(FIN, START, CLR, FSD: IN STD_LOGIC。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 END COMPONENT CONTRL。 等精度数字频率计主要由以下几个部分组成 （ 1） 信号整形电路。 用于对待侧信号进行放大和整形，以便作为 PLD 器件的属于信号。 （ 2） 测频电路。 测频电路是测频的核心电路模块，可以由 FPGS 等 PLD 器件担任。 （ 3） 单片机电路模块。 用于控制 FPGA 的测频操作和读取测频数据，并作出相应数据处理。 安排单片机的 P0 口直接读取测试数据， P2 口向 FPGA 发控制命令。 （ 4） 100MHZ 的标准频率信号源。 本模块采用高频稳定度和高精度度的晶振作为标准频率发生器，产生 100MHZ 的标准频率信号直接进入 FPGA。 东华理工大学毕业设计（论文） 硬件电路设计 9 （ 5） 键盘模块。 可以用 5 个键执行测试控制，一个是复位键，其余是命令键。 （ 6） 数码显示模块。 可以用 7 个数码管显示测试结果，最高可表达百万分之一的精度。 考虑到提高单片机 I/O 口的利用率，降低编程复杂性，提高单片机的计算速度以及降低数码显示器对主系统的干扰，可以采用串行静态显示方式。 系统的基本工作方式如下 (1) P0 口是单片机与 FPGA 的数据传送通信口， P1 口用于键盘扫描，实现各测试功能的转换； P2 口为双向控制口。 P3 口为 LED 的串行显示控制口。 系统设置 5 个功能键：占空比、脉宽、周期、频率和复位。 (2) 7 个 LED 数码管组成测量数据显示器，另一个独立的数码管用于状态显示。 (3) BCLK 为测频标准频率 50 MHz 信号输入端，由晶体振荡源电路提供。 （ 4） 待测信号经放大整形后输入 CPLD/FPGA 的 TCLK。 CPLD/FPGA 测频专用模块的 VHDL 程序设计 利用 VHDL 设计的测频模块逻辑结构如图 23 所示，其中有关的接口信号规定如下： (1) TF()： TF=0 时等精度测频； TF=1 时 测脉宽。 (2) CLR/TRIG()：当 TF=0 时系统全清零功能；当 TF=1 时 CLRTRIG 的上跳沿将启动 CNT2，进行脉宽测试计数。 (3) ENDD()：脉宽计数结束状态信号， ENDD=1 计数结束。 (4) CHOICE()：自校 /测频选择， CHOICE=1 测频； CHOICE=0 自校。 (5) START()：当 TF=0 时，作为预置门闸，门宽可通过键盘由单片机控制， START=1 时预置门开；当 TF=1 时， START 有第二功能，此时，当 START=0时测负脉宽，当 START=1 时测正脉宽。 利用此功能可分别获得脉宽和占空比数据。 (6) EEND()：等精度测频计数结束状态信号， EEND=0 时计数结束。 (7) SEL[2..0](， ， )：计数值读出选通控制。 东华理工大学毕业设计（论文） 硬件电路设计 10 C LKC LRQ[ 31 . . 0]CNTins tFINST AR TC LRF SDC LK 1EE N DC LK 2C LR CC ON T R Lins t 1FINST AR TC LREN D DPU LC ON T R L2ins t 2C H KFFINC H OI SF OU TFINins t 4C LK 2F SDCNLPU LC LK OU TGA T Eins t 5C LKC LRQ[ 31 . . 0]CNTins t 6V C CC H KF IN P U TV C CFIN IN P U TV C C。