新型配电综合测控仪的研制项目建议书(编辑修改稿)

新型配电综合测控仪的研制项目建议书(编辑修改稿)内容摘要：

挂网负载两方面提供实时运行数据，确定影响电能质量的因素何在；通过该装置为某些对电能质量非常敏感的用户的连续加工生产线的电能质量符合性评估提供数理依据；为普通居民提供断电记录的同时，还能监控计量线路有无窃电行为发生。 该装置对电网运行参数实时监测的结果将有利于人们科学地建设电网和使用电器设备，将有力地推动电力公司的经营目标从供电充足可靠的数量目标向符合公共安全的高质量电能方向转变。 8 三、拟采取的研究方法和技术路线 [研究方法 ] 本系统主要针对电力系统中谐波测量进行研究，通过对电力系统的谐波及电力各个参量的测量，以实现实时检测电网质量。 1)测量电压电流的幅值，有效值，防止电压过高对用电设备造成危害。 用电设备设计在额定电压时性能最好、效率最高，但当电压偏离额定值时，其性能和效率都会降低，有的还会减少使用寿命，当电压偏 差超过一定值时，会引起设备的损坏。 2)鉴定实际电力系统及谐波源用户的谐波水平是否符合标准的规定，包括对所有谐波源用户的设备投运时的测量。 3)电气设备调试、投运时的谐波测量，以确保设备投运后电力系统和设备的安全经济运行。 4)谐波故障或异常原因的测量，谐波专题测试，如谐波阻抗、谐波潮流、谐波谐振和放大等； 5)通过测量相位，有功功率，无功功率和视在功率的测量计算，可以优化配置电力设备，提高功率因素。 6)通过测量检测出电力系统不稳定的原因，从而通过必要的手段，如继电保护，电网滤波，反馈控制等使电网稳 定运行。 [技术路线 ] 一 硬件部分方案 1 CPU 控制运算核心硬件架构 本文提出采用传统的主从式系统硬件设计，采用 CPLD+DSP 的双 CPU并行处理技术，配以适当的外围接口电路来完成各项功能。 主要有数据处理单元 (DSP)和人机接口单元 (CPLD)组成。 CPLD 作为主控制器完成整个系统的控制和键盘处理等功能，并通过双口 RAM 与 DSP 单元进行通讯，实现快速的数据交换。 DSP 单元主要完成电压和电流信号的采集及对其进行 FFT 变换和其它相关的数学运算，充分发挥其运算能力强的特长。 按照上述功能，本系统的设计原则 是采用模块化设计，整个装置分为两大部分，信号采样板和 DSP 处理板。 DSP处理板又分为五个模块：计算模块、逻辑控制模块、存储模块、显示模块、通信模块。 2 硬件总体架构 整个系统的设计方案是：三相电流经过电流变换器 (CT)、三相电压经电压变换器 (PT)，再经滤波后由采样芯片 MAXI25 进行同步采样、保持， A/D转换成数字信号，送入 DSP 数字处理板进行自动分类计算和数据处理、显示结果、存储超标数据和传输超标记录，即 DSP 把实时的计算结果送到显示屏显示，并把超标数 9 据存储在非易失性的存储器里；可以通过通信 接口实现与计算机相连，由数据处理中心实现对数据的分析管理； CPLD 实现对整个系统的逻辑控制。 其原理如图 2所示。 3 数据采集系统硬件设计 本装置采用的电压 /电流变换器 (PT/CT)为精密电压电流变换器， CT输入输出范围是交流 6A/， PT输入输出范围是交 300V/。 4 模数转换器设计方案 本测量装置 AD 转换芯片采用 MAXIM 公司的 MAX125，其转换位数为 14 位，量化误差为 0. 008%，满足本装置最高精度等级为 0. 1 级的要求。 本系统使用两片 MAX125 分别对三相电压和三相电流 共六路同时采样。 5 PLL 电路设计方案 本装置设计有同步锁相环电路，采用 CD4046 锁相环，其最高工作频率为。 6 CPLD 与 DSP的数据通信方式 10 CPLD 与 DSP芯片之间的数据通信是本装置硬件系统设计的一个关键。 一般实现双 CPU 通信的方式采用共享存储器的方式即用双端口存储器来实现。 两片 CPU能同时访问共享存储器，两片 CPU 之间通过双口 RAM 实现高速的数据通信，芯片采用 IDT 公司的 IDT702525。 采用双口 RAM 可以解决其它方案存在的缺点。 7 前置通道的抗混叠低通滤波电路设计 本装置采用 MAXIM公司生产的拟 X261芯片并配以适当的外围电路组成前置通道的抗混叠滤波电路 8 采样同步方案 本装置采用的是硬件同步法实现交流同步采样，用锁相环来实现频率跟踪电路的同步等间隔采样。 其核心是锁相环 (PLL)电路的设计。 锁相倍频电路由锁相环电路 CD4046 和计数分频电路 CD4O60 组成 ， 计数器接在锁相环 VCO 输出和比较器输入之间。 9 电平转换电路的设计 数据总线电平转换采用 TI公司的 SN74LVTH16245， 16245是 16bit或 2X8bit的三态放大电平转换器件，采用 供电，可以为 CMOS 电路和 5VTTL/CMOS电路提供双向电平转换。 10 地址缓冲电路的设计研究方案 本系统采用 TI 公司的 SN74LVTH16244， 16244 是一款 3. 3V 供电的 16bit缓冲器，本系统把四个 OE连接在一起，使其成为一个 16 bit 的缓冲器。 11 时钟电路设计研究方案 本装置采用外部时钟，在 X2/CLKIN 连接一个 20MHz 的晶振。 内部时钟发生器的工作模式，本系统选择 PLL 模式。 12 逻辑控制模块设计研究方案 可 编程逻辑器件 (CPLD)选用 ALTERA 公司的 EPM7128AETC10010。 CPLD 在整个电路中的逻辑控制包括：对 DSP 中断的管理，对 DSP 存储空间的选择和读写控制，对 AD 采样和采样数据传输的控制，对外部扩展存储器访问的控制，对 LCD显示的控制，对键盘输入的响应控制，对通信接口的控制。 13 外部存储器拓展方案 1. FLASH 存储器 FLASH 选用 M29W404BT 芯片，其访问速度为 70ns，在 DSP 访问 FLASH 时需要设置 7 个软件等待状态，写入速度为 lolls 每字节，可重复擦写 100000 次，其存储容量为 256Kxl6bit 或 512Kx8bit，可以在掉电情况下，保存数据长达 20 11 年。 2. EEPROM 存储器 系统还有外扩一片 512Kbit 的 JEEPROM，用来存储固定数据参数，如电压变比、电流变比、出厂时间参数、密码等。 EEPROM 采用 ATMEL 公司的 11424， 它是 AlMEL 公司新近推出的总线容量达 512Kbit (64Kx 8)的 EEPROM。 3. SRAM 存储器 除 FLASH 和 EEPROM 以外， DSP 处理器还外扩了两片 64Kxl6bit SRAM 存储器，一片作为外部程序 运行空间，一片作为外部数据空间。 SRAM 芯片选用CY7C1021BV3312ZC。 采用 3. 3V 供电，其访问时间为 12ns，数据线和地址线可以实现和 DSP 直接连接，中间无需设置软件等待时间或硬件缓冲器。 14 显示模块设计研究方案 本系统需要研究开发直观、简捷的人机对话环境，包括键盘和液晶显示。 液晶显示直观查询装置记录的各项不合格电能质量指标数据。 液晶屏幕选用为128x64 点阵液晶， 蓝色 背光显示。 液晶显示电路采用 MGLS12864THT 模块，它是控制芯片为东芝公司的 T6963C 的 128 64点阵的 LCD。 15 其他功能模块设计研究方案。