课程设计论文基于fpga的m序列发生器(编辑修改稿)

课程设计论文基于fpga的m序列发生器(编辑修改稿)内容摘要：

加以解密，恢复出原始信号。 基于 FPGA 的ｍ序列发生器 11 4 开发工具简介 Quartus II 简介 Quartus174。 II design 是最高级和复杂的，用于systemonaprogrammablechip (SOPC)的设计环境。 QuartusII design 提供完善的 timing closure 和 LogicLock™ 基于块的设计流 程。 QuartusII design 是唯一一个包括以 timing closure 和 基于块的设计流为基本特征的 programmable logic device (PLD)的软件。 Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供 FPGA 与 maskprogrammed devices 开发的统一工作流程。 Altera Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 当前官方提供下 载的最新版本是。 Altera Quartus II （ 和更高版本）设计软件是业界唯一提供 FPGA 和固定功能 HardCopy 器件统一设计流程的设计工具。 工程师使用同样的低价位工具对 Stratix FPGA 进行功能验证和原型设计，又可以设计 HardCopy Stratix 器件用于批量成品。 系统设计者现在能够用 Quartus II 软件评估 HardCopy Stratix 器件的性能和功耗，相应地进行最大吞吐量设计。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。 该平台 支持一个工作组环境下的设计要求，其中包括支持基于 Inter 的协作设计。 Quartus 平台与Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供应商的开发工具相兼容。 改进了软件的 LogicLock 模块设计功能，增添 了 FastFit 编译选项，推进了网络编辑性能，而且提升了调试能力。 该软件有如下几个显著的特点： Quartus II 的优点 该软件界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的 EDA 工 具软件。 该软件具有开放性、与结构无关、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。 具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II 对器件的支持 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、 FLEX 10K 系列，支持 MAX7000/MAX3000 等乘积项器件。 支持 MAX II CPLD 系列、 Cyclone 系列、 Cyclone II、 Stratix II 系列、 Stratix GX 系列等。 支持 IP核，包含了 LPM/MegaFunction宏功能模块库，用户可以充分利用 成熟的模块，简化了设计的复杂性、加快了设计速度。 此外， Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相结合，可以方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（ SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Quartus II 对第三方 EDA工具的支持 对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的基于 FPGA 的ｍ序列发生器 12 第三放 EDA 工具。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。 该平台支持一个工作组环境下的设计要求，其中包括支持基于 Inter 的协作设计。 Quartus 平台与 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供应商的开发工具相兼容。 改进了软件的 LogicLock 模块设计功能，增添 了 FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。 数字系统开发流程 （ 1）设计输入：包括原理图输入、 HDL 文本输入、 EDIF 网表输入、波形输入等几种方式。 （ 2）编译：先根据设 计要求设定编译方式和编译策略，如器件的选择、逻辑综合方式的选择等；然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合、器件适配，并产生报告文件、延时信息文件及编程文件，供分析、仿真和编程使用。 （ 3）仿真与定时分析：仿真和定时分析均属于设计校验，其作用是测试设计的逻辑功能和延时特性。 仿真包括功能仿真和时序仿真。 定时分析器可通过三种不同的分析模式分别对传播延时、时序逻辑性能和建立 /保持时间进行分析。 （ 4）编程与验证：用得到的编程文件通过编程电缆配置 PLD，加入实际激励，进行在线测试。 在设计过程中，如 果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重新测试。 FPGA 简介 FPGA（ Field－ Programmable Gate Array），即现场可编程门阵列，它是在 PAL、GAL、 CPLD 等可编程器件的基础上进一步发展的产物。 它是作为专用集成电路（ ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 目前以硬件描述语言（ Verilog 或 VHDL）所完成的电路设计，可以经过简 单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。 这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如 AND、 OR、 XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。 在大多数的 FPGA 里面，这些可编辑的元件里也包含记忆元件例如触发器（ Flip－ flop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把 FPGA 内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。 一个出厂后的成品 FPGA 的逻辑块和连接可以按照设计者而改变，所以 FPGA 可以完成所需要的逻辑功能。 FPGA一般来说比 ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。 但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。 厂商也可能会提供便宜的但是编辑能力差的 FPGA。 因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的 FPGA 上完成的，然后将设计转移到一个类似于 ASIC 的芯片上。 另外一种方法是用 CPLD（复杂可编程逻辑器件备）。 CPLD 与 FPGA 的关系 早在 1980 年代中期， FPGA 已经在 PLD 设备中扎根。 CPLD 和 FPGA 包括了一些相 对大数量的可以编辑逻辑单元。 CPLD 逻辑门的密度在几千到几万个逻辑单元之间，而FPGA 通常是在几万到几百万。 CPLD 和 FPGA 的主要区别是他们的系统结构。 CPLD基于 FPGA 的ｍ序列发生器 13 是一个有点限制性的结构。 这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。 这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。 而 FPGA 却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。 CPLD 和 FPGA 另外一个区别是大多数的 FPGA 含有高层次的内置 模块（比如加法器和乘法器）和内置的记忆体。 一个因此有关的重要区别是很多新的 FPGA 支持完全的或者部分的系统内重新配置。 允许他们的设计随着系统升级或者动态重新配置而改变。 一些 FPGA 可以让设备的一部分重新编辑而其他部分继续正常运行。 FPGA 采用了逻辑单元阵列 LCA（ Logic Cell Array）这样一个概念，内部包括可配置逻辑模块 CLB（ Configurable Logic Block）、输出输入模块 IOB（ Input Output Block）和内部连线（ Interconnect）三个部分。 一、。