基于vhdl的出租车计费器设计毕业论文(编辑修改稿)

基于vhdl的出租车计费器设计毕业论文(编辑修改稿)内容摘要：

20 公里是临界值，在此以后，计费以 元累加，需要对计数进行讨论，因为个位为 8 或 9 都可能导致进位。 等候时间累计 1 分钟，则每分钟折算 1 公里里程价，所以，等候和行驶都可使计费增加。 为此，设计 2 个时钟脉冲，公里脉冲和等候脉冲，根据汽车行驶还是等候选择计费脉冲。 描述计费模块的 VHDL 程序见附录。 模块 display:display_control 图 4 显示模块 显示模块用来将计费模块输出译码，然后轮流扫描数码管。 如图 5，出租车巢湖学院 2020 届本科毕业论文 (设计 ) 7 计费器共有 8 个数码管，带一个使能端，高电平有效。 abcdefghh g f e d c b a8 7 6 5 4 3 2 1 图 5 七段数码管与向量元素对应 表 1 七段数码管段位码 十进制数 字 段位码 0 00111111 1 00000110 2 01011011 3 01100111 4 01100110 5 01101101 6 01111101 7 00100111 8 01111111 9 01101111 灭 00000000 描述显示模块的 VHDL 程序见附录。 4 出租车计费器系统仿真及分析 顶层实体的仿真波形 图 6 系统顶层实体仿真波形图之一 出租车计费器的设计及实现 8 图 7 系统顶层实体仿真波形图之二 由图 7 可知 001(表示 c1)对应 11101111(表示 9.)， 100(表示 k0)对应01100110(表示 4)，其余均对应 00111111(表示 0)，即显示为行驶 4 公里，费用为 元。 计费模块的仿真波形 图 8(a) 图 8(b) 巢湖学院 2020 届本科毕业论文 (设计 ) 9 图 8(c) 图 8 均为计费模块的仿真波形图， 由图 8(a)可看出汽车是单程行驶，图 8(b)可看出汽车在中途暂停了一段时间，在图 8(c)中可直观地看出汽车行驶了 75 公里，等候时间为 4 分钟，应付的费用为 元。 显示模块的仿真波形 图 9 显示模块仿真波形图 将计费模块输出译码，然后轮流扫描数码管，显 示各个数据，等候时间 4 分钟，里程 75 公里，计费 元。 管脚锁定 在验证出租车计费器系统的功能之前，需要清楚实验箱与各个信号之间的对应关系，参照资料得出本设计中各引脚的对应情况如下： 出租车计费器的设计及实现 10 图 10 管脚锁定 管脚锁定后将顶层文件下载到 EDA 实验箱芯片中，验证计费器的功能。 显示结果的几种情况 图 11 验证结果 1 图 11 表示汽车行驶 21 公里，应付费 元，符合设计要求。 图 12 验证结果 2 巢湖学院 2020 届本科毕业论文 (设计 ) 11 图 12 表示汽车行驶 25 公里，在行驶 20 公里之后的一段时间内停留 4 分钟，应付费 元，符合设计要求。 5 总结 本设计采用 VHDL 硬件描述语言 ,通过 QuartusⅡ开发平台设计了出租车计费器系统，经过编译仿真基本无误，在此次设计中我主要做了以下工作： 1．对所选题目进行仔细的审阅，理顺思路，了解熟悉设计的基本思路，掌握整个设计工作的框架； 2．学习设计所需要用到的 QuartusⅡ软件，做到熟练掌握软件的各种仿真功能； 3．学习 VHDL 硬件描述语言，做到能读懂 VHDL 程序，并能够编写本设计所需要的程序； 4．用软件对程序进行编译和仿真，观察波形，符合设计的要求后，准备硬件下载工作； 5．在实验室把程序下载到实验板上，经过数码管显示结果符合设计要求，完成整个设计工作部分的实验环节。 出租车计费器系统的设计已经全部完成，能够按照预期的效果显示等候时间、里程和车费数目。 车行驶或暂停按其各自的计费规则进行计费，车费总数为两项之和，若停止则车费清零，等待下一次计费的开始 [9]。 在出租车计费器系统的两个模块 —— 计费模块、显示模块中，计费模块是实现系统功能的核心，里面又分为分频、计时、公里计数、计费等部分；显示模块将显示等候时间，里程和费用。 各模块成功编译运行后，再将它们组合到一起，完成完整的出租 车系统的设计 [10]。 通过这次的论文设计，我对 VHDL 编程语言有了更深层次的了解，对 QuartusⅡ软件的应用更加的熟练，加强了我的动手能力，使我在理论学习和编程练习方面都有了较大的收获。 出租车计费器的设计及实现 12 参考文献 [1] 李蓉 .基于 VHDL 语言的出租车自动计费器的设计 [J].科技风， 2020,24:4246 [2] 侯伯亨，顾新 .VHDL 硬件描述语言与数字逻辑电路设计 (修订版 )[M].西安：西安电子科技大学出版社， 2020:39 [3] 孟庆海，张洲 .VHDL 基础及经典实例开发 [M].西安：西安交通大学出版社，2020,4:15 [4] 王行，李衍 .EDA 技术入门与提高 [M].西安：西安电子科技大学出版社，2020:1732 [5] 周彩宝等 .VHDL 语言及其应用 [J].计算机工程， 1998,10:1720 [6] 孙冰等 .VHDL 在计算机组成原理实验中的应用研究 [J].价值工程 ,2020,30(27):5659 [7] 黄正瑾等编著 .CPLD 系统设计技术入门与应用 [M].北京 :电子工业出版社 ,2020:1323 [8] 刘爱荣等编著 . EDA 技术与 CPLD/FPGA 开发应用简明教程 [M]. 北京 :清华大学出版社 ,2020:4556 [9] 席砺莼等 .基于 VHDL 语言的出租车计费系统设计 [J].现代电子技术，2020,3:5761 [10] 高健 等 .基于 Verilog HDL 出租车计费系统的研制 [J].实验室研究与探索 , 2020,10:3437 巢湖学院 2020 届本科毕业论文 (设计 ) 13 致 谢 在这次毕业设计的设计过程中，得到了很多人的帮助。 首先要感谢我的指导老师 —— 陈初侠老师，在课程设计上给予我的指导，提供给我的支持和帮助，让我能把系统做得更加完善。 在完成毕业论文的过程中，我学到了许多新的知识，也巩固了一些已经 学过的知识，弥补了以前的不足之处，锻炼了我的动手能力，使我的设计能力得到提高。 其次，我要感谢帮助过我的同学们，他们也为我解决了不少难题，同时也感谢学院为我提供了良好的做毕业设计的环境。 最后，要感谢各位老师抽出时间对本文进行评阅。 出租车计费器的设计及实现 14 附 录 顶层实体的 VHDL 编程： library ieee。 use。 use。 use。 entity taximeter is port(clk : in std_logic。 输入 300Hz 时钟 start : in std_logic。 计费器启动 stop : in std_logic。 等待信号 mile : in std_logic。 公里脉冲信号 single : in std_logic。 单程键 sel : out std_logic_vector(2 downto 0)。 位选 show : out std_logic_vector(7 downto 0))。 7 段数码管译码输出 end taximeter。 architecture structural of taximeter is ponent taxi port(clk : in std_logic。 start : in std_logic。 stop : in std_logic。 mile : in std_logic。 single : in std_logic。 char0 : out std_logic_vector(3 downto 0)。 计费输出小数点位 char1 : out std_logic_vector(3 downto 0)。 计费输出个位 char2 : out std_logic_vector(3 downto 0)。 计费输出十位 char3 : out std_logic_vector(3 downto 0)。 计费输出百位 min0 : out std_logic_vector(3 downto 0)。 等待时间输出个位 min1 : out std_logic_vector(3 downto 0)。 等待时间输出十位 km0 : out std_logic_vector(3 downto 0)。 行驶公里输出个位 km1 : out std_logic_vector(3 downto 0))。 行驶公里输出十位 end ponent。 ponent display port(clk : in std_logic。 char0 : in std_logic_vector(3 downto 0)。 char1 : in std_logic_vector(3 downto 0)。 char2 : in std_logi。