基于fpga的数字时钟(毕业论文)(编辑修改稿)

基于fpga的数字时钟(毕业论文)(编辑修改稿)内容摘要：

上稳压二极管增加电源系统的稳定性，芯片电源电路图如下： R10330LED6D3+5vVin31Vout2GNDU2AMS C19100ufC18100nFC20100nFVin31Vout2GNDU3 AMS C22100ufC24100nFC25100nFC23100nFC21100nFVCCIO4VCCIO17VCCIO44VCCIO67VCCIO83VCCINT12VCCINT35VCCINT52VCCINT60VCCINT72VCCINT92VCC_CKLK37GNDINT11GNDINT18GNDINT36GNDINT95GNDINT42GNDINT59GNDINT66GNDINT88GND_CKLK41U?EP1K10TC1001 图 33 EP1K10TC1001 最小系统 电源 及电源 接口 电路 电源滤波电路 为保证 FPGA 芯片能够正常工作，供电电源电压不允许有波动，尤其是核心电压。 稳定的电源电压才能保证 FPGA 正常启动并能正常运行，因此需要在电源电路中加入滤波电路，以保证芯片有着稳定的输入电压，提高系统的稳定性，滤波电路 图 如下 ： 青岛农业大学机电工程学院本科毕业设计（论文） 7 C7100nFC8100nFC9100nFC10100nFC11100nFC12100nFC13100nFC14100nFC15100nFC16100nFC17100nF 图 34 电源滤波电路图 主要针对 FPGA 芯片的 和 电源与地之间做了滤波的处理，相对于布线紧密的 PCB 来说，减小了线与 线之间的信号干扰，提高了稳定性。 FPGA 芯片及其引脚 GND_CKLK41GNDINT11GNDINT18GNDINT36GNDINT42GNDINT59GNDINT66GNDINT88GNDINT95VCC_CKLK37VCCINT12VCCINT35VCCINT52VCCINT60VCCINT72VCCINT92VCCIO4VCCIO17VCCIO44VCCIO67VCCIO83I/O6I/O7I/O9I/O13I/O14I/O15I/O16I/O19I/O20I/O21I/O22I/O23I/O26I/O27I/O28I/O30I/O31I/O32I/O33I/O34I/O43I/O45I/O46I/O47I/O48I/O49I/O50I/O55I/O56I/O57I/O58I/O61I/O62I/O63I/O64I/O65I/O94I/O68I/O69I/O70I/O71I/O85I/O86DATA076DATA177DATA278DATA379DATA480DATA581DATA682DATA784LOCK29nWS97nRS96nCS99CS98DEV_CLRn87DEV_OE93INIT_DONE10RDYnBUSY8CLKUSR5DCLK75TDI73TCK100TMS24TDO3CLK90CLK/GCLK139nCE74CONF_DONE1nSTATUS25nCONFIG51MSEL054MSEL153nCEO2INPUT38INPUT40INPUT89INPUT91U1EP1K10TC1001TCKTDITMSTDOnCONFIGnCECONF_DONEnSTATUSMSEL0MSEL1 SWT4D03443454647484950TOUT56575861626364656869707185869458103840899193CLK96979899777879808182838729SWT0SWT1SWT2SWT3nCSODCLKCLK1D1D2D3D4D5D6D7RSR/WENSWT5SWT6nCSO19 图 35 EP1K10TC1001 芯片及引脚 系统采用 EP1K10TC1001 作为核心控制芯片，芯片为贴片式的，有 100 个引脚。 核心电源采用 直流电源， I/O 口电源采用 电源。 芯片及引脚图如图 35。 青岛农业大学机电工程学院本科毕业设计（论文） 8 JTAG 下载 配置 电路设计 JTAG 是一种标准的国际测试协议， 本系统的 下载线路主要用于对 FLSH 存储器件EPCS1 的在线编程 ，可以用于对 FPGA 的内部测试。 在 FPGA 芯片上有四个关于 JTAG 下载电路的功能引脚 ， TMS、 TDI、 TDO、 TCK 分别为测试时钟输入、测试数据输入、测试数据输出、测试模式选择接口。 电路图如下： 1 23 45 67 89 10P3FPGA_JTAGTCKTDOTMSTDIR110kR210kR310kR8 10kR10 10kR12 10kR7 R9 R11 10knSTATUSCONF_DONEnCONFIGMSEL0MSEL1nCE12345678910P4EPC_JTAGDCLKCONF_DONEnCONFIGDATAASDInCEnCSOnCS1DATA2VCC3GND4ASDI5DCLK6VCC7VCC8U2EPCS1C1100nFnCSODATAASDIDCLKS1REnCONFIGR510kR610kQ12N3904LED1CONF_DONE 图 36 下载配置电路模块 FLSH 电路的设置是将 FLSH 的地址线、数据线和控制线与 FPGA 的数据线、地址线和控制线相连接，将 FPGA 设置在 EXTEST 模式下，利用电脑的并口，将程序写入 FLSH，并在烧写完程序后进行校验测试。 为防止其他信号的干扰，电脑与 JTAG 下载线的尽量短，尽量少于 15cm。 此部分加入了下载指示灯 LED1 可以监控下载状态，当指示灯亮时表明正在进行信息传输，文件进行下载。 还设置了 RE 按 键，可以在不断电的情况下重新对 FPGA 进行配置。 青岛农业大学机电工程学院本科毕业设计（论文） 9 时钟 信号 电路设计 由于 FPGA 属于高速芯片，因此对输入时钟的频率及其稳定性都有较高的要求。 本系统采用 50MHZ 的 有源晶振作为时钟的产生电路 ，不需要内部处理器的振荡器，信号稳定。 有源晶振有 4 只引脚，有点的为 1 脚，逆时针依次为 4 脚，引脚接法如 图 37。 1 脚悬空， 2 脚接地， 3 脚输出， 4 脚接 电压。 有源晶振不能直接接电源，需要做好电源的滤波，保证产生信号的质量，接法如下图使用一个电容和电感构成 PI 型滤波网络。 在输出端用一个 47Ω 的电阻来过滤信号。 TRIG2OUT3RST4CVOLT5THR6DISC7VCC8GND1U4NE555N+5vR1420kR1362kC4C510uFLOCK12P5Header 2H C3100nFCLKNC1GND2OUT3VCC4U350MHZ10mHL1R1547 图 37 系统时钟信号电路 555 电路作为系统的备用秒信号产生脉冲 电路，当有源晶振电路出现故障，手动切换之备用电路。 T＝ tw1＋ tw2， tw1＝ (R13＋ R14)C5， tw2＝ ，系统中选取 R13 为 62KΩ，R14 为 20K，获得的周期为 的秒信号。 复位电路 系统采用简单地 高 电平进行复位，将电源通过电 容 与电 阻 串联后接地， RESET 松开时，CLK 为 低 电平，系统正常工作； RESET 按下后电源直接通过电阻接地， CLK 端为 高 电平，系统复位。 复位电路图如下： 青岛农业大学机电工程学院本科毕业设计（论文） 10 R12S2RESETC2104CLK 图 38 复位电路设计 键盘电路设计 在人机交互界面中，键盘模块作为输入模块作用重要。 对于系统的时钟的复位，年、月、日、时、分、秒的校时控制就是通过键盘来实现的。 由于 FPGA 的 I/O 口较多，而且控制按键又不很多，本系统采用独立键盘的作为输入控制电路， 如图 39 所示。 STW0 到 STW6 分别接到芯片选好的 I/O 接口上。 每按下一次STW0，时钟的分个位加 1，满 10 进 1，依次 STW STW STW STW4 分别为时、日、月、年的控制按键， STW5 为秒信号的复位按键，每按下一次，秒复位为 0， STW6为 LCD1602 液晶复位按键。 SWT0R1SWT1R3SWT2R4SWT3R6SWT0SWT1SWT2SWT3SWT4 R8SWT4SWT5 R10SWT5SWT6 R11SWT6LED1LED2LED3LED4LED5LED6LED7 图 39 独立键盘的设计电路 人机显示电路 系统设计要显示年、月、日、时、分、秒，不需要其他的内容显示，因此选用 LCD1602作为 显示模块，可以显示实时时间，还可以看到现在正在更改设定的时间， 使 操作人性化。 青岛农业大学机电工程学院本科毕业设计（论文） 11 LCD1602 带有基本的数字、 24 个英文字母的大小写及其部分字符，能够满足设计要求，显示两行，每行显示 16 个字符，设计第一行显示内容为 “ 2020y6m10d ZHAO”，第二行显示内容为 “ 17:30:00 FPGA ”,共 32 个字符。 引脚接线图如图 310 所示。 LCD1602 有 16 个引脚， 2 分别为电源地、电源， 3 引脚为对比度调节，电路中接入 10K 的电位器，来调节对比度。 1 16 分别为背光电源地、背光电源正极。 6 引脚为使能端， 4 引脚为数据 /命令选择端， 5 引脚为读 /写选择端。 7 到 14 为双向数据口，本设计采用并口 工作方式 对LCD1602 进行读写 控制。 电源采用 5V 直流电源，功耗较低。 GND1VDD2VL3RS4R/W5E6D07D18D29D310D411D512D613D714BLK15BLA16P21602R947+5v+5vR710kD24001RSR/WEND0D1D2D3D4D5D6D7 图 310 LCD1602 外围设计电路 整点报时电路设计 系统采用有源蜂鸣器作为整点报时器件，整点时分， TOUT 置为高电平，蜂鸣器发出 “嘀”的声音，经过延时 30S 后， TOUT 置为低电平，蜂鸣器关闭。 为减小芯片负载输出，利用 5V 电源通过三极管驱动蜂鸣器报时。 设计电路图如下： R2470R510kQ12N3904TOUTLS1Speaker+5v 图 311 整点报时电路设计 青岛农业大学机电工程学院本科毕业设计（论文） 12 4 FPGA 内部程序设计 本设计采用顶层文件设计方法，设计顺序为自下而上 的，利用顶层文件将各个子模块系统联系起来，方便随时调用。 首先设计各个子模块，然后根据子模块的输入输出，设计出顶层文件 ，利用顶层文件将连接各个子模块，是各个模块组成一个整体，完成 软件设计。 EDA 最大的优势就是能将所有设计环节纳入统一的自顶向下的设计方案中。 [4] 分频器的 程序 设计 系统时钟。