fpga答辩论文_dds数字部分的逻辑设计(编辑修改稿)

fpga答辩论文_dds数字部分的逻辑设计(编辑修改稿)内容摘要：

本论文主要内容 本论文主要内容如下： 1. 对国内外信号发生器的现状进行了介绍，并介绍了 DDS 系统的优缺点 2. 对 FPGA 的工作原理及设计流程进行了简介，并分析了 用 FPGA 来实现 DDS型 号 主时钟 频率 /MHz DAC /bit 频率控制 字 /bit 供电 电压 /V 电流 /mA 主时钟 倍频器 内部 比较器 接口 AD0854ASQ 300 12 48 ～ 1210 有 有 并 /串 AD9859 400 10 32 30 有 无 串行 AD9956 400 14 48 — 无 无 串行 AD9951 400 14 32 — 有 无 串行 AD9952 400 14 32 85 有 有 串行 AD9953 400 14 32 — 有 无 串行 AD9954 400 14 32 — 有 有 串行 AD9858 1000 10 32 ～ 757 无 无 并 /串 第一章 绪论 5 的三种方法 3. 对 DDS 的工作原理、特点和特性特性进行研究、分析 4. 系统方案和电路设计 5. 调试 6. 性能结果测试及分析 7. 总结 课题要实现的目标： 1. 信号输出频率范围： 1Hz～ 5MHz； 2. 信号输出频率精度： 1Hz； 3. 信号输出电压范围（峰峰值）： ～ 5V； 4. 信号输出电压精度： ； 5. 信号输出类型：正弦波、方波、三角波。 第二章 FPGA 工作原理 6 第二章 FPGA 工作原理 FPGA 简介 FPGA 的发展历程及特性介绍 随着数字化技术的不断普及，当今社会已经步入了一个数字集成电路广泛应用的时代。 数字集成电路经历了由小中规模到超大规模及专用集成电路 (ASIC)的发展历程，其本身的变化就是翻天覆地的。 一方面，微电子技术日新月异的发展使得半导体厂商已经无力独立承担设计与制造集成电路的艰巨任务。 另一方面，系统设计师们更愿意自己设计专用集成电路 (ASIC)芯片，并希冀设计周期尽可能短以提升设计效率，满足实时的需求。 基于诸多因素的促进，使得现场可编程逻辑器件的应用成为大势所趋，而这其中应用最为广泛的莫过于现场可编程逻辑阵列 (FPGA)和复杂可编程逻辑器件 (CPLD)。 FPGA 是一种半定制电路 [8]，可以归属 于 ASIC。 FPGA 的高度灵活性对定制电路的不足之处进行了很好地弥补。 在 I/O 功能上， FPGA 支持多种不同的 I/O 标准；在存储器需求上，大多数 FPGA 提供了嵌入式 BRAM Block 存储器，使得用户有实现片上存储器的可能；而在配置上，由于 FPGA 在掉电后立即恢复成白片，内部逻辑关系尽失，因而可实现反复使用，产生不同的电路功能。 此外，拥有多种配置模式也是其出色之处。 FPGA 系统结构和资源 [9] [10] [11] 图 FPGA 内部资源结构图 第二章 FPGA 工作原理 7 由于技术的进步，产生 了百万级的 FPGA，同时为了照顾用户的特殊需求，现在包含了 4 种可编程资源，即位于芯片内部的可编程逻辑单元 (LE)、位于芯片四周的可编程 I/O、分布在芯片各处的可编程布线资源和片内嵌入式存储器块 RAM。 也增加了嵌入式乘法器、锁相环的资源，如图 所示。 下面将对 FPGA 内部资源进行简单介绍。 (LE) 图 所示是一个典型的 LE 的结构图。 LE 包括 3 个主要部分：查找表 (LUT)、进位逻辑和输出寄存器逻辑。 图 典型的 LE 的结构图 其中， FPGA 用查找表 (LUT)替代了 CPLD 中的乘积项阵列，它是 FPGA 中组合逻辑输出乘积和的关键。 大部分器件使用 4 输入 LUT，而有些器件提供输入数量更大的 LUT，以建立更复杂的功能。 LUT 由一系列级联复用器构成，如图 所示。 图 查找表 (LUT)结构示意图 第二章 FPGA 工作原理 8 复用器输入可以被设置为高或者低逻辑电平。 逻辑之所以被称为查找表，是因为通过“查找”正确的编程级来选择输出，并根据 LUT 输入信号通过复用器将输出送到正确的地方。 LUT 本质上就是一个 RAM。 LE 的同步部分来自可编程寄存器，非常灵活，通常由全局 器件时钟来驱动它，而任何时钟域都可以驱动任何 LE。 寄存器的异步控制信号，如清位、复位或者预设等，都可以由其他逻辑产生，也可以来自 I/O 引脚。 寄存器输出通过 LE 后驱动至器件布线通道，还可以反馈回 LUT。 可以把寄存器旁路，产生严格的组合逻辑功能，也可以完全旁路 LUT，只使用寄存器用于存储或者同步二这种，灵活的 LE 输出级使其非常适合所有类型的逻辑操作。 FPGA LE 含有专门的进位逻辑和 LAB 中的寄存器链布线，为这些信号提供最短链接。 进位比特可以来自 LAB 中的其他 LE，也可以来自器件中的其他 LAB。 产生的进位 比特可以输出到其他 LE，或者器件互连中。 2. 可编程布线 FPGA 器件中的布线通道看起来简单，但实际上提供更多的功能和互连。 FPGA布线通道使器件资源能够与芯片任何地方的所有其他资源进行通信。 老款的非 FPGA器件是无法实现的。 FPGA 布线通道可以分成两类：本地互连及行列互连。 本地互连直接连接 LE 或者 LAB 中的 ALM，邻近 LAB 之间进行最短连接，称为直接链路。 另一类互连是行列互连。 这类互连的长度固定，跨过一定数量的 LAB，或者整个器件。 LABI／ O 可以连接到本地互连，实现高速本地操作，或者直接连接至行列 互连，向芯片的其他部分发送数据。 3. 可编程 I/O FPGAFO 控制功能含在阵列边沿的模块中，所有器件资源都可以通过 FPGA 布线通道使用该功能。 FPGA 中的 I/O 模块通常被称为 I/O 单元。 除了基本输入、输出及双向信号， I/O 引脚还支持多种 I/O 标准，包括多种最新的低电压高速标准。 其他特性包括可变电流驱动能力和摆率控制等，以提高电路板级信号完整性。 上拉电阻形式的片内匹配功能有助于减少电路板上的匹配元件数量。 有些器件的 I/O 单元还含有钳位二极管，使能后可以用做 PCI 总线的 I/O。 根据设计需要，器件中未使用 的 I/O 引脚可以被设置为开漏或者三态。 4. 嵌入式存储器 RAM 现代 FPGA 器件除了 LAB 之外还含有特殊的硬件模块。 这些专用资源模块占用了阵列中一个或者多个模块，通过 FPGA 布线通道可以访问这些模块。 这些专用资源第二章 FPGA 工作原理 9 通常在器件中以特殊行列模块的形式进行排列。 存储器模块就是特殊的专用模块，可以配置为不同类型的存储器。 FPGA 存储器模块可以配置成单端口或者双端口 RAM，或者可编程 ROM，还可以用做移位寄存器或者 FIFO 缓冲，以替代 LAB 逻辑。 由于 FPGA 存储器模块和器件中的其他结构一样可以进行编程，因此，上电 时能够以任意存储器内容对其进行初始化。 可以初始化为任意存储器模式，并进行测试，所以，这对设计调试非常有用。 5. 嵌入式乘法器 现代 FPGA 器件中另一类专用资源模块是嵌入式乘法器。 嵌入式乘法器是高性能逻辑模块，能够完成乘法、加法和累加操作。 它们可以替代 LUT 逻辑来提高设计中的算术性能。 这对 DSP 设计非常有用。 这些 I/O 结构支持高速协议，传送速率达到每秒百兆位甚至千兆位。 较高的传送速率一般用于通信和网络设备中。 6. 时钟 所有 FPGA 器件都含有专用时钟输入引脚。 这些引脚接收时钟信号，直接连接至芯片中的 其他时钟控制结构。 其他引脚可以用做时钟引脚，但信号需要通过其他逻辑结构。 当不用做时钟时，时钟输入引脚可以用做标准 I/O。 时钟输入引脚一般馈入器件中的锁相环 PLL。 FPGA 的设计流程 FPGA 设计方法可以总结为一个简单的设计流程， Altera 的 QuartusⅡ软件是全集成开发工具，完全支持这一设计流程。 具体步骤如下。 (1)进行源文件的编辑和编译。 首先需要将设计思路用文本方式或图形方式表达出来，进行排错编译，为进一步的逻辑综合做准备。 常用的源程序输入方式有原理图输入方式和文本输入方式。 (2)进行逻辑综合和优化。 将源文件经过一系列的操作，分解成一系列的逻辑电路及对应的关系，最终获得门级电路甚至更底层的电路描述文件，即生成与 FPGA 基本结构相对应的网表文件。 (3)进行目标器件的布线 /适配。 在选用的目标器件中建立起与网表文件符合的基本逻辑电路的对应关系。 (4)目标器件的编程下载。 如果编译、综合、布线 /适配和行为仿真、功能仿真、时序仿真等过程都没有发现问题，即满足原设计的要求，则可以将布线 /适配器产生的配置 /下载文件下载电缆载入目标芯片中。 第二章 FPGA 工作原理 10 (5)硬件仿真／硬件测试。 将下载好程序的 FPGA 放在开发 板上进行测试，以验证设计。 完整的 FPGA设计流程 如图 [12][13]。 图 完整的 FPGA设计流程 第二章 FPGA 工作原理 11 FPGA 实现 DDS 的方法 目前，用 FPGA 来实现 DDS 有 两 种方法 [14]：基于 IIR 滤波器的实现方法、基于查找表 (LUT)的实现方法。 其中，采用 LUT 的方法较为通用，在 FPGA 设计中是较为主流的实现途径，这缘于 FPGA 芯片中都会有丰富的 LUT 资源。 基于 IIR 滤波器的 DDS 利用 IIR滤波器产生正弦波如图 示，图中 IIR滤波器是一个全极点滤波器。 图 利用 IIR滤波器产生正弦波 该滤波器输出与输入之间的关系可表示为： ( ) ( ) ( 1 ) ( 2 )y n x n b y n y n     （ 21） 在 z 域可表示为： 12( ) ( ) ( ) ( )Y z X z bz Y z z Y z   （ 22） 从而其传递函数可表示为： 111 2 212 1 2 1 2( ) 1 1 1() ( ) ( 1 ) ( 1 )1 1 ( )YzHz X z p z p zb z z p p p p z         （ 23） 上式中， p1 和 p2 是该滤波器的极点，且满足 12b p p， 121pp。 经过计算，可以知道： 221 , 2 44b b b j bp      （ 24） 因为 b 是实数，所以 p1 和 p2 是复共轭，上式可以变为： 第二章 FPGA 工作原理 12 24a r c ta n1 , 2bj bpe  （ 25） 显然，两个极点都是 1，而且必然落在单位园上。 从频率角度来描述极点是： 1, 22sfj fpe （ 26） 对比式（ 25）和式（ 26），可以得出： 224a rc ta nsfb  （ 27） 上面二式中， fs 是抽样频率。 假设 f = fs / 8 ,代入式（ 27）中，可以得出 24arctan 4bb   ，因此 2b。 此时，图 对应的 IIR 滤波器的幅度频谱如图 所示 ，它的冲激响应如图 所示。 图 2b 时 IIR 滤波器的幅度频谱 第二章 FPGA 工作原理 13 图 2b 时 IIR 滤波器的冲激响应 在图 中，根据正 弦 信号频谱特性，输出信号的频率为 28ssff。 从图 中，可以清楚地看出来，这时的输出信号是一个正 弦 波。 基于查表法（ LUT） 的 DDS 一个典型的基于查表法（ LUT）的 DDS 系统核心部分由相位 累加器和波形存储器两部分构成 [15]。 基于查表法（ LUT）的 DDS 硬件结构如图 所示。 在图 中，相位累加器的位宽为 n bit，步进值为 K，波形存储器的深度 N 为 2n，宽度为 L bit。 LUT 中依相位顺序存储一个周期的波形数据。 n n L 图 基于 DDS硬件结。