1621516位移位相加乘法器设计毕业论文(编辑修改稿)

1621516位移位相加乘法器设计毕业论文(编辑修改稿)内容摘要：

(posedge clk or negedge rst_n) begin if(!rst_n) begin areg = 1639。 h0000。 breg = 1639。 h0000。 yreg = 3239。 h00000000。 end else if(start) 16 16位移位相加乘法器 14 begin if(i==539。 d0) begin areg = ain。 breg = bin。 end else if( i539。 d0amp。 amp。 i539。 d16) begin if(areg[i1]) yreg ={139。 b0,yout[30:15]+breg,yreg[14:1]}。 else yreg = yreg1。 end else if(i==539。 d16 amp。 amp。 areg[15]) yreg = yreg[31:16]+breg。 end 这部分是移位相加乘法器的运算方法。 16 16 位移位相加乘法器 Modelsim 仿真 Modelsim 仿真工具是 Model 公司开发的 ， 它支持 Verilog、 VHDL 以及他们的混合仿真。 它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在 Dataflow窗口查看某一单元或模块的输入输出的连续变化等。 比 Quartus 自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。 在采用 Modelsim 开始仿真之前我们首先应 该搭建一个仿真测试的平台，即为即将进行的测试文件编写一个测试激励（ Testbench）。 一个测试平台文件就是一个 Verilog模型，可以用来验证所设计的硬件模型的正确性。 测试平台就是为所测试的元件提供一个测试激励，仿真结果可以以波形的方式显示或存储测试结果到文件中。 激励信号可以直接集成在测试平台文件中，也可以外部文件加载，在这里我们采用集成在测试平台中如图 51。 16 16位移位相加乘法器 15 仿 真 模 拟 文 件待 测 试 文 件仿 真 测 试 平 台 图 32 仿真测试平台 仿真模拟文件是采用软件方法模拟一个乘法器，在编写的时候并不考 虑硬件情况所以是不可综合的。 它仅仅用于仿真，在相同的测试激励下会产生和待测试文件一样的乘法结果。 但由于它采用的是纯粹的软件的仿真并不关心实际硬件，所以我们可以采用直接使用乘法得出结果，从而大大减小它的编写难度同时能够保证结果的正确性。 如果待测试文件和仿真模拟文件在相同的测试激励下输出相同的结果，那么我们就可以认为设计是正确的。 同时得益于软件仿真的高速性我们可以再完成一组仿真比较之后紧接着自动进入下一组，同时自动改变仿真的数据组合，逐步将 16 位浮点数据的全部组合进行测试，确保在所有情况下的结果都是正确的。 仿 真测试平台提供两个相同的测试激励分别将值给待测试文件和模拟测试文件，然后得到它们的结构进行比较，如果相同说明我们的设计在功能上是正确的，如果不同说明设计存在问题，验证测试马上终止，并给出错误位置和激励信号帮助改正，具体实现代码见附录测试代码部分。 16 16 位移位相加乘法器经典数组运算结果 在数字电路设计流程中，在进行电路综合前，必须要确保所设计的电路功能的正确性，本课题针对所设计的 16*16 位移位相加乘法器的 verilog 设计进行功能仿真，采用的是 Mentor 公司的仿真器 Modelsim，仿真 结果如下。 16 16位移位相加乘法器 16 上图是 16 位的 0 0 的功能仿真结果，根据第二节中阐述的二进制乘法的基本原理， 对于被乘数与乘数都是 16 位的运算，可获得 32 位二进制，由仿真结果， 在运算结果正确的同时，位数也保持着正确。 1 1 16 16位移位相加乘法器 17 0 1 16 16 位移位相加乘法器一般情况运算结果 89 33 16 16位移位相加乘法器 18 24945 32580 第四章 16 16 位移位相加乘法器 Verilog 设计 综合 RTL 级概念 RTL 的全称为寄存器传输级（ Register Transfer Level），它是对芯片设计的一种层次的抽 象描述。 不同于行为级和门级描述， RTL 级的重点是寄存器和其间的逻辑。 和行为级相比， RTL 级的描述更加规范和严格，可以使用工具转换成门级电路；但比起门级电路，由于抽象层次高， RTL 级的描述更清晰，容易理解。 在 RTL 级，设计被抽象为一系列的寄存器，而信号随着时钟从一个寄存器传递到另一个寄存器，如图 41 所示。 寄存器 寄存器 寄存器 组合逻辑 组合逻辑 16 16位移位相加乘法器 19 这一模型反映了数字系统的几个要素、寄存器组成的时序逻辑、寄存器之间的组合逻辑以及关键的时钟信号。 虽然还不是具体的电路，但 RTL 级设计作为描述电路的另一种方法， 必须是物理的可实现的。 所以，真正的芯片设计应该是从 RTL 代码的编写开始的。 具体来说， RTL级设计应该考虑以下因素： ： RTL 级设计完成后的工作就是综合，因此 RTL 级设计必须是可综合的。 首先，编写代码使用的预言必须是可综合的。 目前，编写 RTL代码一般使用 VHDL或 Verilog HDL 语言，这两种语言中，并不是所有的语言成分都是可综合的，可综合的子集取决于综合工具的能力。 但 IEEE 为这两种语言的综合分别制定了相应的标准，规定了综合工具必须支持的最小集合，分别是针对 VHDL 的 和针对 Verilog的 . 在此基础上， RTL 级设计还应该是“面向综合”的。 因为，即使完全使用可综合的语言成分，不同的代码产生的综合结果也会大不相同。 更高的要求是编写代码时冲分考虑到综合的工作，通过靓号的编码使综合以及此后的其它实现步骤可以顺利地进行，减少反复。 ： 由于测试在芯片设计中的重要性，现在必须在 RTL 级就开始考虑测试的问题。 这虽然不是 RTL 所必须的，但如果不在 RTL 编码时就为测试作出努力，而是把测试完全交给后端，最后的结果可能 是根本无法达到要求的故障覆盖率，而不得不在 RTL 级进行返工。 ： RTL 级设计时应考虑到的另一个问题就是代码的可读性和可移植性，这在大型的设计中尤为重要。 今天的百万门级的设计不可能是每个模块从头开始，甚至有可能全部使用 IP 或现有的模块，这样既缩短了设计的时间，也减少了风险。 这就要求代码的编写者尽可能地完善代码的重要性。 那种几个月后连自己也看不懂的代码是绝对不可取的。 ： 16 16位移位相加乘法器 20 要实现高质量的 RTL 级设计还应该考虑到时序收敛、可验证性、可调试性、芯片面积和功耗等 问题。 总之， RTL 级设计虽然不是设计的最终结果，但它在很大程度上已经决定了设计的功能和性能。 虽然可以通过此后的综合或者布局布线对设计进行一定程度的优化，但优化结果很依赖于 RTL 级设计。 高质量的 RTL 设计可以使后端的工作轻松地达到设计目标：相反，质量差的 RTL 级设计，可能使后端设计困难重重，甚至无法完成，最终不得不回过头修改 RTL 级设计。 毫不夸张地说。 在 RTL 级设计中的一个改进所产生的作用，往往要比这综合或后端设计中的一个改进效果大得多。 这就要求 RTL 级的设计者不应依赖于后端的工具解决延时、面积、测试 等问题，而是应该将注意力集中到 RTL级设计中，从一开始就考虑到综合，考虑到最终生成的电路。 RTL 级 综合结果与分析 以下是在仿真中得到的对设计面积，运行时间，约束时间的报告。 Report : constraint verbose 16 16位移位相加乘法器 21 由上述报告能够看出在电路的约束时间上，要求的时间为 ，到达的时间为 ，时间裕量。 此乘法器的对大传输时间为 ，一般的传输时间为 ，时间裕量为。 最大电容。 一般电容。 电容裕量。 Report : timing path full delay max max_paths 1 由上述报告能够看出在电路的延时时间上要求延时时间为。 实际到达时间为 ，时间裕量为 ，符合要求。 Report : area 16 16位移位相加乘法器 22 由上述报告能够看出在电路的面积上有 68 个端口，分别是乘数输入 16 个端口，被乘数输入 16 个端口，乘积输出 32 个端口，开始端口，结束端口， 工作时钟输入 端口，复位信号输入端口。 有 290 条连线和 217 个单元组成。 组合区域面积为 立方微米，非组合区域面积为 立方微米。 总共单元面积 立方微米。 16 位移位相加乘法器电路 图 所谓的 DC 即 Design Compiler。 它是十多年来工业界标准的逻辑综合工具，也是Synopsys 最核心的产品。 它使 IC 设计者在最短的时间内最佳的利用硅片完成设计。 它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。 它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的 同时提高设计性能。 所以 Synopsys 公司 Design Compiler EDA 工具在综合时用可以进行 RTL 级设计综合，得到门级网表。 以下是我通过 Synopsys 公司 Design Compiler EDA 工具在综合时得到的结果。 综合单元 16 16位移位相加乘法器 23 综合端口 16 16位移位相加乘法器 24 优化前的电路图 16 16位移位相加乘法器 25 最终得到的优化后的电路图 16 16位移位相加乘法器 26 结论 本文采用自上而下的正向设计方法在仔细分析了移位相加算法和乘法器结构的基础之上设计了一种 16 16 位移位相加乘法器，可以实现 16 位和 16 位数的乘法运算。 通过 Verilog HDL 语言进行 了硬件电路的描述，通过对电路进进行 RTL 级的设计描述。 然后编写测试激励程序，用 Mentor 公司的 Modelsim 仿真器进行功能仿真，完成了功能验证。 并利用 Synopsys 公司的 Design Compiler EDA 工具，编写综合脚本文件，利用所编写的 DC 脚本文件把设计的 Verilog HDL 描述的乘法器综合成与标准单元库相关的门级设计，完成了电路的实现。 而该电路的功能仿真和验证都已经正确通过，验证表明乘法器具有优良的性能。 最后得到了电路的门级网表，完成了本课题的 设计 目的， 获得16 位移位相加乘法器的电路。 16 16位移位相加乘法器 27 参考文献 [1]雷绍充 ,邵志标 ,梁峰 .超大规模集成电路测试 [M].北京 :电子工业出版社， 2020:2532 [2] 马慧艳 .集成电路微控制器的扫描测试以及内建自测试的研究 [D].天津 :天津大学 ,2020 [3] E. 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