多功能电子时钟数字系统课程设计设计实验报告(编辑修改稿)

多功能电子时钟数字系统课程设计设计实验报告(编辑修改稿)内容摘要：

_h:out std_logic_vector(3 downto 0))。 end entity。 24 architecture behav of trans is signal m,n:integer range 9 downto 0。 begin m=num/10。 n=num rem 10。 num_l=conv_std_logic_vector(n,4)。 num_h=conv_std_logic_vector(m,4)。 end behav。 （ 6）动态显示模块 s e c o n d l[ 3 ..0 ]s e c o n d h [3 ..0 ]m in u te l[ 3 ..0 ]m in u te h [3 ..0 ]s u m [3 ..0 ]c lke n [3 ..0 ]s e g [3 ..0 ]f la gs h o win s t8 library ieee。 use。 entity show is port(secondl,secondh,minutel,minuteh:in std_logic_vector(3 downto 0)。 sum:in std_logic_vector(3 downto 0)。 clk:in std_logic。 en:out std_logic_vector(3 downto 0)。 25 seg:out std_logic_vector(3 downto 0)。 flag:out std_logic)。 end entity。 architecture behav of show is begin process(clk) variable counter:integer range 0 to 3。 begin if(clk39。 event and clk=39。 139。 ) then if(counter=3) then counter:=0。 else counter:=counter+1。 end if。 end if。 case counter is when 0 = if(sum=0110)then 26 flag=39。 139。 else flag=39。 039。 end if。 en= 0111。 seg=minuteh。 when 1 = if(sum=0110)then flag=39。 039。 else flag=39。 139。 end if。 en= 1011。 seg=minutel。 when 2 = if(sum=0110)then flag=39。 139。 else flag=39。 039。 end if。 en= 1101。 27 seg=secondh。 when 3 = if(sum=0110)then flag=39。 039。 else flag=39。 139。 end if。 en= 1110。 seg=secondl。 when others=null。 end case。 end process。 end behav。 （ 7） 8 段数码管译码模块 f lagdis play er_enc ount [ 3. . 0]s ev en_s eg_input [ 7. . 0]c ount er_dis play erins t 3 library ieee。 use。 28 entity counter_displayer is port(flag:in std_logic。 displayer_en:in std_logic。 count:in std_logic_vector(3 downto 0)。 seven_seg_input:out std_logic_vector(7 downto 0))。 end counter_displayer。 architecture behav of counter_displayer is signal seven_seg_input_reg:std_logic_vector(7 downto 0)。 begin display:process(displayer_en,count) begin if displayer_en=39。 039。 then if(flag=39。 139。 ) then case count is when0000=seven_seg_input_reg=00000010。 when0001=seven_seg_input_reg=10011110。 when0010=seven_seg_input_reg=00100100。 when0011=seven_seg_input_reg=00001100。 when0100=seven_seg_input_reg=10011000。 29 when0101=seven_seg_input_reg=01001000。 when0110=seven_seg_input_reg=01000000。 when0111=seven_seg_input_reg=00011110。 when1000=seven_seg_input_reg=00000000。 when1001=seven_seg_input_reg=00001000。 when1010=seven_seg_input_reg=00010000。 when1011=seven_seg_input_reg=11000000。 when1100=seven_seg_input_reg=01100010。 when1101=seven_seg_input_reg=10000100。 when1110=seven_seg_input_reg=01100000。 when1111=seven_seg_input_reg=01110000。 WHEN OTHERS =seven_seg_input_reg =00000010。 end case。 else case count is when0000=seven_seg_input_reg=00000011。 when0001=seven_seg_input_reg=10011111。 when0010=seven_seg_input_reg=00100101。 when0011=seven_seg_input_reg=00001101。 when0100=seven_seg_input_reg=10011001。 when0101=seven_seg_input_reg=01001001。 30 when0110=seven_seg_input_reg=01000001。 when0111=seven_seg_input_reg=00011111。 when1000=seven_seg_input_reg=00000001。 when1001=seven_seg_input_reg=00001001。 when1010=seven_seg_input_reg=00010001。 when1011=seven_seg_input_reg=11000001。 when1100=seven_seg_input_reg=01100011。 when1101=seven_seg_input_reg=10000101。 when1110=seven_seg_input_reg=01100001。 when1111=seven_seg_input_reg=01110001。 WHEN OTHERS =seven_seg_input_reg =00000011。 end case。 end if。 end if。 seven_seg_input=seven_seg_input_reg。 end process。 end behav。 （ 8）秒表模块 31 f lagrs tc lkf s ec ond[ 3. .0]s ec ond[ 5. .0]m inu te[ 3. .0]ccins t6 library ieee。 use。 use。 entity cc is port(flag,rst,clk:in std_logic。 fsecond:out std_logic_vector(3 downto 0)。 second:out integer range 63 downto 0。 minute:out std_logic_vector(3 downto 0))。 end entity。 architecture behav of cc is ponent count60ss is port(rst,clk:in std_logic。 num1:out std_logic_vector(5 downto 0)。 outp:out std_logic)。 end ponent。 ponent count10s is port(rst,clk,flag:in std_logic。 32 num1:out std_logic_vector(3 downto 0)。 outp:out std_logic)。 end ponent。 ponent rr is port(a:in std_logic_vector(5 downto 0)。 b: out integer ra。