基于数字电路的频率计设计(课程设计)(编辑修改稿)内容摘要：
的值在数码管上显示。 当延时结束后清除计时器和分频器开始下一次测量。 其原理如图。 6 图 3．数字频率计的硬件设计 见附录 1 模块分析 放大整形电路 放大整形电路由运算放到器 LM358与施密特触发器 74LS14等组成。 其中 LM358组成放大器，当输入信号很小时将其进行放大。 开关可以用来 选择是否放大。 施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲 [3]。 电路如图。 7 图 时钟电路 时钟电路的作用是产生一个标准时间信号，电路应用 非门 CD4016与晶振产生 1MHz的时钟信号，其输出频率稳定性很高。 电路如图 TTL 脉冲 8 图 应用 2个 CD4017和 74LS74个 对 1M的时钟信号进行分频 [4]得到5KHz时钟。 再用 4个 CD4017分别对 5KHz时钟进行 10， 100， 1000， 10000分频得到 500Hz， 50Hz， 5Hz，。 电路如图。 图 脉冲输出 脉冲输入 9 当达到被测信号频率达到最大值时，闸门脉冲高电平为 1ms，即计数器需在 1ms内完成 100次计数，但是计数器以及其级联的 TTL芯片的传输延时均在纳秒级 [5]，如表。 TPHL TPLH Tsum 74LS00 15 nS 15 nS 30 nS 74LS08 20 nS 15 nS 35 nS 74LS48 100 nS 100 nS 200 nS 74LS90 60 nS 52 nS 112 nS 74LS123 33 nS 33 nS 66 nS 74LS273 24 nS 24 nS 48 nS 表 计数器的作用是对输入脉冲计数。 根据设计要求，最高测量频率为 100KHz ，应采用 4 位十进制计数器，可以选用现成的 10 进制集成计数器。 而本设计采用 74LS90 二、五、十进制计数器的。 其原理图如图 所示。 传 输 延 时 IC 10 图 逻辑控制 电路 [6] 根据图 ，在时基信号结束时产生的下跳沿来产生锁存信号 ,锁存信号的下跳沿又用来产生清零信号。 锁存信号和清零信号可由两个单稳态触发器 74LS123产生，它们的脉冲宽度有电路的时间常数决定。 由 74LS123的功能表可得当 CLR=B=触发脉冲从 A端输入时，在触发脉冲的负跳变作用。阅读剩余 0%
本站所有文章资讯、展示的图片素材等内容均为注册用户上传(部分报媒/平媒内容转载自网络合作媒体)，仅供学习参考。
用户通过本站上传、发布的任何内容的知识产权归属用户或原始著作权人所有。如有侵犯您的版权，请联系我们反馈本站将在三个工作日内改正。