基于verilog语言简易电子琴设计_数字电子技术课程设计报告(编辑修改稿)内容摘要:
tate13。 else if(in==539。 b01110) state=state14。 else if(in==539。 b01111) state=state15。 else if(in==539。 b10000) state=state16。 else if(in==539。 b10001) state=state17。 else if(in==539。 b10010) state=state18。 else if(in==539。 b10011) state=state19。 else if(in==539。 b10100) state=state20。 else if(in==539。 b10101) state=state21。 else if(in==539。 b00000) state=state22。 else state=state0。 end state1: begin if(count=956) begin begin count=count+1239。 d1。 end if(in==539。 b00001) state=state1。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b00001) state=state1。 else begin out=0。 state=state0。 end end endstate2:begin if(count=852)begin begin count=count+1239。 d1。 end if(in==539。 b00010)state=state2。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b00010)state=state2。 else begin out=0。 state=state0。 end end endstate3:begin if(count=759)begin begin count=count+1239。 d1。 end if(in==539。 b00011)state=state3。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b00011)state=state3。 else begin out=0。 state=state0。 end end endstate4:begin if(count=716)begin begin count=count+1239。 d1。 end if(in==539。 b00100)state=state4。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b00100)state=state4。 else begin out=0。 state=state0。 end end endstate5:begin if(count=638)begin begin count=count+1239。 d1。 end if(in==539。 b00101)state=state5。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b00101)state=state5。 else begin out=0。 state=state0。 end end endstate6:begin if(count=568)begin begin count=count+1239。 d1。 end if(in==539。 b00110)state=state6。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b00110)state=state6。 else begin out=0。 state=state0。 end end endstate7:begin if(count=501)begin begin count=count+1239。 d1。 end if(in==539。 b00111)state=state7。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b00111)state=state7。 else begin out=0。 state=state0。 end end endstate8:begin if(count=478)begin begin count=count+1239。 d1。 end if(in==539。 b01000)state=state8。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b01000)state=state8。 else begin out=0。 state=state0。 end end endstate9:begin if(count=426)begin begin count=count+1239。 d1。 end if(in==539。 b01001)state=state9。 else begin out=0。 state=state0。 end end else begin begin out=~out。 count=0。 end if(in==539。 b01001)state=state9。 else begin out=0。 state=state0。 end end endstate10:begin if(count=380)begin begin count=count+1239。 d1。 end if(in==539。 b01010)state=state10。 else begin out=0。 state=state0。 e。基于verilog语言简易电子琴设计_数字电子技术课程设计报告(编辑修改稿)
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