基于fpga的出租车计价器的设计_毕业论文(编辑修改稿)

基于fpga的出租车计价器的设计_毕业论文(编辑修改稿)内容摘要：

程方向发 迄今为止 ， FPGA 的 开发 和应用 的大部分工作都集中在 数字逻辑上 ，模拟电路及数模混 合电路的可编程技术在未来将得到进一步发展。 FPGA 结构及其特点 FPGA 结构一般 分为三部分，可编程逻辑块，可编程 I/O 模块 和 可编程 内部 连线。 FPGA 的 发展非常迅速，形成了 各 种 不同的 结 构。 按逻辑 功能 模块的大小分类， FPGA可以 分为细粒度 FPGA 和 粗粒度 FPGA。 细粒度 FPGA 的 逻辑功能块比较小，资源可以充分利用，但是随着 设计 密度 的 增加 ， 信号不得不通过许多开关，路由延迟也快速增加，从而削弱了整体性能，导致速度降低；粗粒度 FPGA 的 逻辑功能块规模大 ， 功能强，可以用较少的功能块和内部连线就能完成较复杂的逻辑功能， 易于 获得较好的性能，但其缺点是资源不能充分利用。 从 逻辑功能 的 结构 上 分类 ，可分为查找表结构、多路开关结构 和多级与非门结构。 根据 FPGA 内部连线的 结构不同，可分为分段互联型 FPGA 和 连续互 连性 、 型 FPGA 两种。 分段互连型 FPGA 中 具有多种不同长度的金属线， 各 金属 线段之间 通过开关 矩阵 或反熔丝编程链接，走线灵活方便， 但 走线 延时 无法预测；连续互连型 FPGA是 利用相同长度的金属线， 连接 与距离远近无关，布局走线是固定的和可预测的。 根据编程方式， FPGA 可 分为一次编程型和可重复编程型两类。 一次编程型 采用反 熔丝开关元件，具有体积 小 、集成密度高、互 连 线特性阻抗 低 、寄生电容小和高速度的特点，此外还具有 加密位 、防拷贝、抗辐射、抗干扰、不需外接 PROM 或 EPROM 的 特点，但只能一次编程。 可重复编程 型 FPGA 采用 SRAM 开关 元件或快闪 EPROM 控制的开关元件 ，配置数据存储 在 SRAM 或 快闪 EPROM 中。 SRAM 型 FPGA 的突出优点 是可反复编程，系统上电 时 ，给FPGA 加载不同 的配置数据就可以完成不同的硬件 功能 ，甚至在系统运行 中 改变配置， 实现 系统功能的动态重构。 快闪 EPROM 型 FPGA 具有非易失性和 可重复编程的双重优点，但不能动态重构，功耗也较 SRAM 型 高。 VHDL 介绍 VHDL 简介 VHDL 是一种 硬件描述语言，它 可以对 电子电路系统和系统的行为进行描述。 基于这种描述 ，结合相关的软件工具，可以得到所期望 的实际电路系统。 8 VHDL 是 VHSIC Hardwar Description Language（ VHSIC 硬件描述语言 ）。 VHSIC 是 Very High Speed Integrated Circuit HDL（超高速 集成电路 硬件描述语言）的 缩写， 是 在 ADA语言基础上 发展起来的硬件描述语言。 是 20 世纪 80 年代 在美国国防部资助下 始创 的，并 最终导致了 VHDL 语言的 出现。 它 的第一个 规范版本 为 VHDL 87， VHDL 93 是 其后续 的升级版本。 使用 VHDL 语言 描述 的 电路 ， 可以进行综合与仿真。 然而 ， 值得注意的是，尽 管所有VHDL 代码 都是可仿真的，但并不是所有代码都 是 可综合 的。 VHDL 语言 被广泛 使用 的基本原 因 在于 它 是一种标准语言，是与工具和工艺无关的，从而可以方便的进行移植和重用。 VHDL 语言 的两个最直接的应用领域是可编程逻辑器件和 专用集成的电路 ，其中可编程逻辑器件包括 复杂 可编程逻辑器件和现场可编程门阵列。 一段 VHDL 代码 编写完成后，用户可以使用可编程逻辑器件来实现整个电路。 VHDL 语言 与常规的顺序执行的计算机程序不同， VHDL 从根本 上将是并发执行的。 因此 ， 我们通常称之为代码 ， 而不是程序。 在 VHDL中 ，只有在进程 （ PROCESS），函数 (FUNCTION)和过程 (PROCEDURE)内部的语句才是 顺序 执行的。 VHDL 代码结构 1．代码基本单元 一段独立的 VHDL 代码 至少包含 3 个 组成部分： 库 （ LIBRARY）声明 ：列出了当前 设计中 需要用到的所有库文件，如 ieee,std 和 work等。 实体 (ENTITY)：定义了 电路的输入 /输出 引脚。 构造体 (ARCHITECTURE)： 所包含的代码描述了电路要实现的功能。 库声明： 使用一个库之前， 需要首先对 库进行声明。 经过 声明 之后，在设计中就可以调用库 中的代码了。 库 的声明 方式 如下 ： LIBRARY libray_name。 USE。 其中 LIBRARY 和 USE 是 VHDL 保留的 关键字。 9 实体 ：是用来描述电路的所有输入 /输出 引脚 ， 其语法结构如下： ENTITY entity_name IS POQT ( Pore_name:signal_model signal_type。 Pore_name:signal_model signal_type。 „)。 END entity_name。 端口的信号 模式是 以下 4中 之一： IN,OUT,INOUT,BUFFER。 ENTITY 名称的选取 没有严格的规定，但须 注意 不要与 VHDL 保留的 关键字发生冲突。 构造体：构造体 中的代码用来描述电路 行为 和实现的功能 ， 其语法结构如下： ARCHITECTURE architecture_name OF entity_name IS [declarations] BEGIN (code) END architecture_name。 从语法结构中 可以看 到 ，一个 ARCHITECTURE 包含两部分 ： 声明部分（ 可选 ） ， 用于对信号和常量等进行声明；代码部分（ BEGIN 和 END 之间的部分 ） ， 用 来描述 电路的行为或工 功能。 与 ENTITY 一样 ，可以采用除 VHDL 关键字以外 的 任何 名称为 ARCHITECTURE 命名 ，并且允许和 ENTITY 具有 相同的名称。 VHDL 语言设计硬件电路 的 优点 支持 结构化和自顶向下的设计方法，这样非常便与设计的模块化。 设计者从系统整体要求出发 ， 自上而下将系统内容细化，最后将模块组合成完整的整体设计。 具有 多层次描述和仿真系统硬件功能的能力，可以从系统到门 级电路不同层次对数字进行建模和描述，不同的描述还可以混合使用，大大简化了硬件设计任务，提高了设计效率和可靠性，缩短了产品开发周期。 是一种 工业语言，设计者， EDA 开发工具的 供应商和 IC 芯片 生产商都要遵循这一标准，因此它具有设计和开发环境，具有电路实现工艺以及采用的实现芯片 无关 的 10 特点 ， 设计成果便于移植，交流和二次开发。 另外由于 其 语法 严格 ，是强类型语言，因此涉及安全性好，也便于阅读。 即 支持传输延时也支持惯性延迟，不仅可以很好地描述系统和电路的逻辑功能，也可以真实地反映系统和电路的时间特 性。 可以 支持各种不同类型的数字电路和系统的设计。 既支持 同步电路 也支持 异步电路 ；既支持 TTL 电路 ，也支持 CMOS 电路 ；即可以采用 CPLD 芯片实现 ，也可以采用FPGA 芯片实现。 Quartus II QuartusⅡ简介 QuartusⅡ 是 Altera 公司 在 21世纪 初推出的可编程逻辑器件的集成开发软件，这个软件是该公司前一代可 编程 逻辑器件 集成开发软件 MAX+PLUSⅡ 的 更新换代产品。 QuartusⅡ 集成 开发软件支持可编程逻辑器件开发的整个过程，它提供一种与器件结构五官的设计 环境。 软件界面友好 ，使 设计者能够方便的进行设计输入 、 设计处理和器件编程。 QuartusⅡ 集成开发软件 不仅支持利用硬件描述语言通过文本编辑的方 法 完成电路设计 ， 而且该软件也提供类似传统电子设计中绘制电路图的输入方式。 当 使用原理图输入方式时 ，设计者可以很方便 地 使用开发软件提供的各种元件来提高设计及速度和设计质量。 QuartusⅡ设计流程 QuartusⅡ 集成 开发软件的核心是模块化的编译器。 编译 器包括 的功能 模块有 分析 /综合器 、适配器 、 装配器、时序分析器、设计辅助模块和 EDA 网表文件生成 器。 利用 QuartusⅡ 集成开发软件 进行可编程逻辑器件开发的全 部 过程 包括以下步骤 ：设计输入、综合、 布局布线 、验证和仿真，以及可编程逻辑器件的编程和配置。 QuartusⅡ集成开发软件 的功能模块与可编程逻辑器件开发过程之间的关系如图 22所示。 设计输入 是将设计者所需要 的 电路构思已开发软件要求的形式表达出来。 QuartusⅡ软件支持 模块 /原理图 输入方式、文本输入方式、 Core 输入方式和第三方 EDA 工具 输入方式等。 QuartusⅡ 软件 同时允许用户在需要对器件的编译或变成进行必要的条件约束的环 11 境下， 使用 分配 编辑 器 设定 初始设计的约束 条件。 综合是 将 HDL 语言、 原理图等设计输入 依据 给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，生成门级电路，或更底层电路的描述网 表 文件，以供适配器实现。 适配也称 为布局布线，这个步骤利用适配器将逻辑综合生成的网 表 文件映射到某一具体的器件。 该过程 包括将 设计的逻辑和时序要求 与 器件的可用资源相匹配；将每个逻辑 功能 分配到最好的逻辑单元 位置 ，进行布局和时序分析；选择相应的互联路径和引脚分配。 适配完成后 ， 生成可用于时序仿真的仿真文件和可用于编程的 编程文件。 仿真 包括功能 仿真 和时序仿真。 功能仿真 实在 不考虑期 间 延时 的理想 情况下 仿真设计项目， 以 验证 其 逻辑功能的 正确 性 ， 功能仿 真 又称前仿真。 时序仿真 是在考虑 具体适配器的各种延时的情况下仿真设计项目，它是接近真实器件 运行 特性的 仿真 ，时序仿真又称后仿真。 器件 编程与配置是指设计输入编译成功后，设计者试用器件编译 器 将 编程 文件下载到 实际器件 的过程。 QuartusⅡ 集成开发软件 允许用户在 开发过程中 使用 QuartusⅡ 图形用户界面 、 EDA工具 界面和命令执行界面。 用户 可以在整个 开发过程中使用这些界面中的 任意一个 ，也可以在开发过程中的不同步骤中使用不同的界面。 上述任何 一步出错，均 需要回到 设计输入 阶段纠正错误，并重新按设计流程进行设计。 实验箱简述 本设计采用的实验箱为 LTE_EDA_02F 型 EDA/SOC 实验开发系统，选用的芯片为EP2C5Q208C8。 关于 FPGA/CPLD 器件的配置： 当在 QuartusⅡ中完成设计后，就应当将所设计的电路下载到 CPLD 芯片中，结合用户系统进行统一的调试。 针对 CPLD 器件不同的内部结构， Altera 公司提供了不同的器件配置方式。 Altera 可编程逻辑器件的配置可通过编程器、 JATG 接口在线编程及 Altera在线配置三种方式进行。 Altera 器件编程的连接硬件包括 ByteBlaster 并口下载电缆， ByteBlasterMV 并口 12 下载电缆， MasterBlaster 串行 /USB 通信电缆， BitBlaster 串口下载电缆。 Altera 公司提供的 EPC EPC EPC16 和 EPC144 等 PROM 配置芯片。 本 设计采用的是 ByteBlaster并口下载电缆。 ByteBlaster 并口下载电缆提供两种下载模式： (AS 模式 )—— 用来产品定型后，完成对 FPGA 代码的固化，在下次上电后，能够自动对 FPGA 进行配置，使产品独立工作； 模式 —— 具有工业标准的 JTAG 边界扫描测试电路 (符合 IEEE ： 1990标准 )，用来调试 FPGA 或 NiosⅡ CPU，多在产品开发初期使用。 13 第 3 章 系统的设计 总体设计 出租车计价器的设计要求 按照计价标准能实现计价功能；实现预置功能：能预置起步价、每公里收价、行车加价里程；实现模拟功能：能模拟汽车启动、停止、暂停等状态。 该计价系统可靠性高、成本低、通用性强；该系统在不改变硬件电路的前提下，要具有可以重构系统的功能，采用完全相同电 路结构，只要根据各地区的需求在 VHDL 程序中设置各参数，就可以适应各地区出租车不同计价标准的需要，还可实现根据各地区需求增加其他功能。 具体计费方式如下 ：。 首先显示起步价（本次设计起步价分为 7:00 至 22:00 为 元， 22:00 至 7:00 为 15 元） ,车在行驶 3 km 以内，只收起步价。 7:00 至 22:00 行驶时，超过 3 km 未达 20km 后在 10 元基础上每行驶 1km 车价加 2 元，行驶路程达到或超过 20 km 后 ,车费变成按每公里 元开始计价；在 22:00 至7:00 行驶时，超过 3 km 未达 20km 后在 15 元基础上每行驶 1km。