dsp设计的一线制汽车控制器毕业设计论文(编辑修改稿)

dsp设计的一线制汽车控制器毕业设计论文(编辑修改稿)内容摘要：

存储器 存储器选用 CYPRESS 公司生产的 CMOS 静态存储器 CY7C199。 CY7C199 主要性能指标为： a) 大容量 32K 8bit Static RAM； b) 快速访问时间 15ns； c) 兼容 TTL 电平输入输出； d) 低功耗，自动省电模式。 在本系统中使用 2 片 RAM 用于存储数据，地址范围： 8000H～ FFFFH，共64K 8bit，则分配给每个通道的存储深度达到 64Kbit。 长春工业大学毕业设计 14 图 CY7C199 TMS320F240 外扩两片 CY7C199 的硬件 连线 图 图 TMS320F240 与 CY7C199 的连线图 时钟电路设计 计算机系统中的时钟分为 硬件时钟和软件时钟，以及绝对时钟和相对时钟。 时钟可以防止系统陷入死循环，实现作业按时间片轮转运行，给出正确的时间信号，定时唤醒事件确定时间执行的事件等。 DSP中的时钟模块为整个器件提供各种时钟频率。 该模块有 6个引脚： OSCBYP长春工业大学毕业设计 15 非、 XTAL1/CLKIN 和 XTAL2。 OSCBYP 非用来选择内部震荡器是否被旁路，如果OSCBYP 非接高电平，表示使用内部震荡器，上电后震荡器电路大约需要 1ms 才会产生稳定的时钟。 若 OSCBYP 非引脚接地，表示旁路内部震荡器使用外部时钟输入，此时引脚 XTAL2 悬空，在这次设计中采 用了 OSCBYP 非引脚接地的接法，晶体震荡器采用的是 18432M。 图 晶体震荡电路 F240DSP 控制器的时钟系统有别于一般的微控制器，它利用接在外部总线上的锁相环时钟模块（ PLL）为整个 F240 控制器提供所需要的各种时钟信号， PLL是一个 8位外设。 连接在外设总线上的 PLL 时钟模块为整个器件提供所需要的各种时钟信号。 PLL 可产生 4种不同频率的时钟： （ 1） CPUCLK（ CPU 时钟）。 这是 PLL 模块提供的最高频率时钟， CPU、所有直接挂接在 CPU总线上的存储器及外设都使用该时钟信号，外 部存储器接口也使用这个时钟。 片内所有其他的时钟信号都是由 CPUCLK 经过分频以后得到的。 （ 2） SYSCLK（系统时钟）。 这个时钟的频率为 CPUCLK 的 1/2 或 1/4。 所有连至外设总线的片内外设都使用这个时钟信号。 （ 3） ACLK（模拟时钟）。 该时钟用于模拟模块，如果使用推荐频率范围内的输入信号、 CLCR1 寄存器的 CKINF 位 3— 0被正确编码，且 CPUCLK 的频率为偶数MHZ，则该时钟具有 177。 10%的额定频率。 （ 4） WDCLK 看门狗时钟。 这是一个用于看门狗定时器 /实时中断模块的低频率时钟， 其额定频率为 16KHZ。 PLL 时钟模块的内部包括所有必需的控制寄存器，这些寄存器被映射至片内局部数据存储器的相关地址单元；它也包含了低功耗模式时哪个时钟信号被关闭；还包含决定当 CPU进入空闲模式时哪个时钟被关闭的低功耗方式控制位。 为了实现外部时钟信号的输入， PLL 时钟信号的输入， PLL 时钟模块具有 3个与之相关的引脚，它们分别是： （ 1） OSCBYP。 该震荡器旁路引脚用来选择片内震荡器电路是否被旁路。 如果X24X 使用外部时钟输入信号，则该引脚被拉低（ 0V），旁路片内震荡器电路；如长春工业大学毕业设计 16 果 X24X 使用外部基准晶体 与片内震荡器电路共同产生时钟输入信号，则该引脚应被拉高。 而在这次的设计中，选用的是外接晶体震荡器，而不是片内震荡器，所以该引脚在这次设计中被接地。 （ 2） XTAL1/CLKIN。 当使用片内震荡器电路时，该震荡器输入引脚一般与一个 6 或 8MHZ 的外部基准晶体相连；否则，它用做一个外部时钟输入引脚。 这次设计中该引脚被用做一个外部时钟输入引脚。 （ 3） ，该震荡器输出引脚一般与片外的 6 或8MHZ 基准晶体的另一端相连，否则它保持悬空。 由于这次设计选用的是片外晶体震荡器，所以该引脚被 悬空。 而选用的晶体震荡器是 18324M，它是 20M 的。 由于 PLL时钟模块是一个 8位外设，因此，控制寄存器都是 8位的，当访问与这些寄存器对应的数据存储器地址单元时，总是低 8位有效。 看门狗 /实时中断模块用来监控系统和硬件的操作，它可以 按照自己设定的时间间隔产生中断。 如果软件的执行进入了一个不正确的循环后者 CPU 的进行出现异常时，看门狗计数器就产生数据益处，从而实现系统复位，使系统进入预定义状态。 系统中的绝大多数异常状况都能通过看门狗的操作进行清除。 因此这个片上外设模块保证了系统运行的可靠性和完整性。 与 其他模块一样，看门狗 /实时中断模块直接挂在 X24X 片内的 16 位外设总线上，由于它是一个 8个外设，因此，在对该模块内部的寄存器进行读写访问时，外设总线的 15— 8位是没有意义的。 在这次的设计中为了系统开发 或调试等目的，需要禁止 WD 定时器的运行。 此时在器件复位期间给 Vccp 引脚施加 5V电压，同时设置 WD控制寄存器（ WDCR）中的 WDDIS 位为 1，可以禁止 WD定时器的运行。 WD 控制寄存器 WDCR 的各位为 因此 WD控制寄存器 WDCR 的控制字为 01000000。 以下是关于晶体震荡器的一些介绍： 微波 频率源是所有微波系统（如雷达、通讯、导航等）的基本微波能源。 主要包括固定频率振荡器（点频振荡源）和微波频率合成器两类产品。 固定频率振荡器采用锁相环技术来获得高稳定度、低相位噪声的输出信号，在通讯系统和雷达系统中作为本机振荡器得到最广泛的应用，其中包括 VCO 锁相点频源、 DRO 锁 WDFLAG WDDIS WDCHK2 WDCHK1 WDCHK0 WDPS2 WDPS1 WDPS0 7 6 5 4 3 2 1 0 长春工业大学毕业设计 17 相点频源等。 石英晶体震荡器是一种高稳定的频率源，但是它们只能工作于几百兆赫范围内。 在微波频率，稳定的频率源通常用石英晶体振荡器经 N次倍频来实现。 介质振荡器（ DRO）由于其 Q 值高，尺寸小以及在微波集成电路中的良好集成能力，可直 接用作确定频率的元件，以提供一种小巧、精致而不昂贵的结构来实现高稳定度，从而已被较多地用来实现低噪声和温度稳定的固定频率振荡器。 晶体震荡是大家都知道的稳定度极高的信号源，但是事物总有他的两面性，稳定的信号源就意味着我们很难对他进行大频偏的频率调制，同时由于晶体只能作成一种标准的频率，并不能想 LC 震荡器那样轻松的任意改变频率。 复位电路设计 设计采用了复位电路， TMS320F240 芯片的引脚 /RS 是复位输入信号，当该引脚电平为低时使芯片复位。 在设计复 位 电路时，一般 应 从 两种复位的 需 要去考虑，一个是上电复位；另一个是工作 中 的复位。 在系统刚接通电源时， 复位 电路 应 处于低电平以使系统从一个初始状态开始工作：这段低电平时间应该大 于 系统的晶体振荡器起振时间，以便避开振荡器起振时的非线性特性对 整 个系统的影响：通常， 共 振需要 100— 200ms 的稳定 时间 ，则上电复位时间应该 大于 200ms： 工 作中复位 则要求复位的低电 平 至少保持 6 个时钟周期，以使芯片的 初始 化能够正确的完成。 RC 复 位 电路成本较低，一般情况下能够保证系统正常复位。 但其功耗较大， 可 靠性差 ； 当电源出现瞬态降落时． 由 于 RC 的响应速度 较慢，无法 产生 符合 要 求的复位脉冲。 另外电 阻 、电容受工作环境特别是温度的影响较大，会结复位门限值的 设计 带来困难。 由于 DSP 系统的时钟频率较高，在运行中极易产生干扰和被干扰，甚至 出 现掉电和死机现象，因此在 C20X 应 用系统中一般 都 不采用这种RC复位电路，而使用性能全、价格低、可靠性高的集成自动复仿电路。 图 上电复位电路图 长春工业大学毕业设计 18 数字 I/O接口 数字 I/O端口模块为控制专用 I/O引脚和一些复用引脚的功能提供了 一种灵活的方式。 数字 I/O 是微处理器和外部设备联系的接口， DSP 芯片的 I/O 引脚大多数与其他功能模块引脚共享。 即可以作为普通的 I/O 引脚也可以做为其他功能引脚。 通过编程 DSP 内部的数字 I/O 模块的多个控制寄存器可以指定这些共享引脚是 I/O 还是功能引脚。 当引脚为 I/O 时， I/O模块的控制寄存器数字方向位可以确定 I/O 方向及保存读写数据。 F240 共有 28个 I/O 共脚，这些引脚可以被分为两组： （ 1）专门 I/O 端口， A、 B、 C 的数字 I/O 与其他基本功能共享引脚，该组引脚有 20 个，数字 I/O 端口可分为 IOPA0 IOPB0 IOPC07。 （ 2）模块具有内置 I/O 功能。 比如 SPI、 SCI、外部中断和 PLL 等功能引脚，同时也可以编程用做 I/O引脚，该组引脚共有 8个。 每个引脚有多个位来定义其操作 [8]。 MAX 控制位：该位确定引脚是 I/O（ 0）还是功能引脚（ 1）。 I/O 方向位：当引脚由 MAX 确定为 I/O 引脚时，该位确定引脚是输入（ 0）或输出（ 1）。 I/O 数据位：当引脚 I/O 且方向为输入时，从该位读取数据；若为输出引脚，可将数据写向该位。 前向通道 A/D 在 前向 通道中，接受板的信号通过 6个 LM324 的数据采集器传输进入八位模拟开关 CD4051，由 CD4051 选通 6 组信号中的其中一组进入 DSP， DSP 集成的 A/D转换器将信号转换进主控制器。 D S P C D 4 0 5 1信 号 放 大信 号信 号信 号接 收 板 图 前向通道 信号 处理 模块 长春工业大学毕业设计 19 运放电路 LM324 LM324 是四运放集成电路，它采用 14脚双列直插塑料封装，外形如图所示。 由经内部频率补偿的 4个独立的高增益运算放大器组成。 用一台宽电压范围的电源工作，四组运放相互独立。 每一组运算放大 器可用图 1所示的符号来表示，它有 5 个引出脚，其中“ +”、“ ”为两个信号输入端，“ V+”、“ V”为正、负电源端，“ Vo”为输出端。 两个信号输入端中， Vi（ ）为反相输入端，表示运放输出端 Vo 的信号与该输入端的相位相反； Vi+（ +）为同相输入端，表示运放输出端 Vo 的信号与该输入端的相位相同。 LM324 的引脚排列见图。 图 LM324 原理图 图 LM324 引脚图 信号采集模块部分 用到了 7个运算发大器，这里使用的运算发大器即上位提到的 LM324。 其中一个是用于电源信号采集，其他六个是用于 6 路信号的采集。 原理简介： 由于 DSP中 AD 模块的电压要求在 0— 5V 之间，所以要把其 24V 电压转化到0— 5V 之间，在第一个运算放大器中选用的反馈电阻为 10K，输入电阻为 60K，这样得到的运算的放大倍数为 10K/60K=1/6，因此电压就变为 1/6*24V=4V。 图 信号放大电路 CD4051 长春工业大学毕业设计 20 CD4051 是单八通道模拟多路调制器。 A, B,和 C 口控制并且禁止输入。 三个二进制信号选择 8条通道是选通在 ON 还是连接输入到产品。 图 CD4051 引脚图 本设计中的 7路 信号分别与 CD4051 中 8个抽头的其中 7个相连， 通道选择控制端 C， B， A 分别 接 TMS320F240 上的 IOPB0， IOPB1， IOPB2，由 DSP 来控制选通某一路信号进入控制器进行检测。 CD4051 的选通逻辑图如下： 图 CD4051 逻辑图 CD4051 与 6路运放组成的信号处理模块如图 长春工业大学毕业设计 21 图 CD4051 与运放电路的连接图 TMS320F240 的。