cmos加法电路的设计与研究_毕业论文(编辑修改稿)

cmos加法电路的设计与研究_毕业论文(编辑修改稿)内容摘要：

－ Verilog 是一款方便高效的逻辑仿真器 ，它将 高性能仿真工具的功能和交互设计环境的灵活性结合在一起 ，可以在整个 ASIC 设计过程当中使用。 本文所有逻辑仿真及功能验证均由NCVerilog 完成。 模拟仿真： 模拟仿真是对电路实际工作情况进行模拟，是最终决定电路实际性能的主要因素之一；因此，其重要性不言而 喻。 Spectre是 Cadence高性能、高精度的 Spice仿真器，其先进的算法结构和技术使其拥有优异的仿真速度、仿真容量和收敛特性，已广泛获得 IC厂商和用户的支持。 Spectre和 NC－ Verilog有机结合，实现真正意义上的混合电路仿真。 ADE（ Analog Design Environment ） 是工业界最完善的从前端到后端的模拟电路仿真环境，实现 Spectre和 Spectre/VerilogXL的无缝连接；交互式的模拟环境使用户方便进行设计输入、修改、分析、仿真验证及查看仿真结果；层次化的编辑器方 便用户使用不同的 CELL View 构造设计层次进行多种组合的仿真验证，提高设计效率。 本设计使用的仿真器为 NC－ Verilog和 spectre。 版图设计： Virtuoso Layout Editor 是 Cadence 功能强大的全定制数字和模拟 IC 版图编辑器 ,支持纯多边形、参数化单元、符号化版图与压缩、版图综合等多种输入方法，快速的设计层次浏览以及多窗口环境使用户同时编辑多个设计。 Virtuoso XL 系列工具提供了强大的交互式版图功能来增强定制 IC设计的生产率。 这些先进的功能允许设计者在较高抽 象级别来处理版图。 设计者工作的对象是线，孔及器件，包括晶体管，电阻，电容等，而不是传统的单个的几何图形。 在交互式布局，布线，编辑及逻辑和物理表示中，工具都会自动地建立和保持同版图数据相关的电连接信息。 同时，这也消除了学习两种不同工具命令的必要性，从而提高了版图设计任务的生产率。 设计者可以交互的在原理图中选择一个或多个器件，并在版图中放置相应的器件，以此来做快速的初始化布局。 该工具内嵌的布线工具，使设计者可以轻松面对定制 IC的布线问题。 设计输入一般包括图形与文本输入两种格式。 文本输入包括 Verilog和 VHDL两种格式， Verilog具有其独到的优越性，它类似于 C等高级计算机语言，使用者更容易掌握； 因此，在工业界 ，绝大多数设计人员采用 Verilog。 该语言支持多种不同层次的描述，并可以转化为 Cadence和 Synopsys的设计库格式； Cadence系统中的 Virtuoso Schematic Composer支持多层次逻辑图输入。 在输入完成后，可以针对两种不同的输 西南交通大学本科 毕业设计 (论文 ) 第 3 页 入进行逻辑仿真，以验证初始的输入是否达到设计要求。 本文图形输入使用 Virtuoso Schematic Composer 作为设计输入工具，文本输 入采用 Verilog。 版图工具： Cadence的 Virtuoso XL 系列工具 （ Layout Editor， Custom Placer， Custom Router）。 版图验证包括设计规则检查 （ DRC） 、电学规则检查 （ ERC） 、版图 /逻辑图对比 （ LVS） 、版图参数提取 （ LPE） 和寄生参数提取 （ PRE）。 DIVA是 Cadence 软件中的 验证 工具集，用它可以找出并纠正 设计 中的错误：它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查 （ LVS）外。 还可以在 设计 的初期就进行版图检查，尽早发现错 误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。 DIVA 工具集包括 （ 1） 设计 规则检查 （ DRC） ，（ 2） 版图寄生参数提取 （ LPE）（ 3） 寄生电阻提取 （ PRE）（ 4） 电气规则检查 （ ERC）（ 5） 版图与线路图比较程序 （ LVS）。 DIVA 中各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。 例如：要执行 LVS 就先要执行 DRC。 在Cadence 系统中， DIVA 集成在版图编辑程序 Virtuoso 和线路图编辑程序 Composer 中，在这两 个 环境中都可以激活 DIVA。 本文原理图 设计使用 Virtuoso Schematic Composer 作为设计输入工具，参数仿真使用 Cadence 的 Spectre 仿真器。 工艺库选用 NCSU CDK ，使用 工艺文件。 Verilog 硬件描述语言 简介 早在 1984 年， Gateway Design Automation 公司开始了 Verilog 硬件描述语言的研发。 这种语言得到了集成电路数字系统设计工程师的广泛认可和普遍采用，因此已经成为了一项工业标准。 Verilog 最初是一种靠住址环境支持的专利语言，是第一种能够支持 混合层次（ mixedlevel）设计表达方式的语言。 这些层次包括数字电路的各种级别的抽象，从开关级、门级、 RTL 级一起到更高级别的抽象。 仿真环境提供了功能强大的方法，不但能用于数字系统的设计，不能进行数字系统的测试，即对正在进行的数字系统设计进行验证 [4]。 Verilog 之所以能在市场上得到认可并占据主导地位，有三个关键因素。 第一个关键因素是，在 Verilog 语言中引入了编程语言接口（ PLI）。 利用 PLI， Verilog 用户可以扩展具有自己的特色的仿真环境。 如果用户明白了如何开发 PLI，并成功地采用Ve rilog 扩展了自己的仿真环境 ，那么这些用户就能成为真正的 Verilog 赢家。 第二个关键因素是， Gateway 公司一起密切注意 ASIC 制造厂商的需求。 从 1987 年到 1989年期间，公司曾努力与 Motorola,NationalUTMC 等 ASIC 厂商在 Verilog 应用和开发方面加强合作，这些工作使得 Verilog 在这一领域逐渐占据了主导地位。 Gateway 公司 西南交通大学本科 毕业设计 (论文 ) 第 4 页 认识到，绝大多数的数字逻辑仿真工作是由 ASIC 似人类的设计者完成的，这一认识啬了 Verilog 取得成功的机会。 随着 ASIC 制造厂商提倡使用 Verilog， Verilog 仿真器械逐渐被 ASIC 制造厂商认可，作为接收设计制造订单时的签字认可测试工具。 工业界对 Verilog 的认可，更进一步使得它在数字逻辑设计领域占据统治地位。 最后一个关键因素是， 1987 年 Synopsys 公司引入了以 Verilog 为基础的综合技术，从而支持了Verilog 取得成功。 Gateway 公司为了让 Verilog 在综合技术方面取得优势，把其专有的 Verilog 使用权授予了 Synopsys 公司，仿真和综合技术的结合使得 Verilog 成为硬件设计工程师首选的硬件描述语言。 VHDL（ VHSIC Hardware Description Language，甚高速集成电路硬件描述语言）的出现，得到了许多其他 EDA 厂商的强力追捧，使得 VHDL 很快被批准成为IEEE1364 标准。 并且，自从 1995 年以来，根据 Verilog 用户提出的需求， Verilog 做了许多增补。 这些增补都已经归入最新推出的 Verilog 标准， IEEE1364－ 2020。 今天，Verilog 已经成为数字设计的首选语言，它是综合、验证和布局布线技术的基础。 本文主要内容 本文从加法电路基本原理入手，以 CMOS 电路的载体， 对 几种常见加法电路设计方案进行分析和研究，其中包括全加器加法电路、超前进位加法电路和曼彻斯特进位链加法电路等，对各种结构的优劣进行比较。 在任何种类的电路设计过程中，我们都面临着性能和所付出的代价这对矛盾。 在电路设计过程当中，我们一方面要使电路的性能尽可能好，又必需同时考虑成本问题，因此通常需要做一个折中。 在本文中加法电路设计过程当中，遇到的最主要的问题是通过不同路径的信号很难同时到达端口，这样会导致短时电路的逻辑输出错误，对于这种情况，我们通过调整电路的结构和晶体管尺寸，在牺牲一部分部分电路速度的情况下以使 信号尽量同步；如果还有少量毛刺之类，可用缓冲器将其滤掉，但这样的代价是电路的输入到输出的总延迟会进一步增大，从而导致电路最高工作速度降低。 本论文的结构如下： 第一章是绪论，介绍课题背景、意义以及加法器的应用。 第二章到第四章分别介绍三种不同结构的加法电路，这三种结构分别为：全加器加法器、超前进位加法器和曼彻斯特进位链加法器；从原理入手进行分析，并详细介绍了从原理图到逻辑功能验证，再到模拟仿真，参数优化，晶体管尺寸的调整，到最终版图的生成，检查及验证。 第五章是对三种加法器进行比较说明。 最后是总结部分。 西南交通大学本科 毕业设计 (论文 ) 第 5 页 第 2 章 全加器加法电路设计与研究 1 位全加器概述及电路设计 全加器是算术运算电路中的基本单元， 也是构成多位加法器的基本单元，介于加法器在算术运算电路当中的重要作用，使得全加器的设计显得十分重要。 通常情况下，我们采用两种结构来构成全加器电路， 一种由两个半加器组成，另一种为镜像结构。 在下面的设计中，我们将分别对两种结构进行设计仿真，并将所得结果进行比较，确定其性能优劣。 半加器结构全加器电路 分析与 设计 通过对数字电路基础知识的学习我们知道，全加器可以由两个半加器构成；半加器 是完成 1 位二进制数 相加的一种组合逻辑电路。 两个 1 位二进制的加法运算可用真值表（表 21）表示，其中 S 表示和数， C 表示进位数。 由表中逻辑关系可见，这种加法运算只考虑了两个加数本身，而没有考虑由低位 来的 进位，所以称为半加。 半加器就是实现表 21 中逻辑关系的电路。 表 21 半加器真值表 ［ 1］ 被加数 A 加数 B 和数 S 进位数 C 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 由真值表可得逻辑表达式 ： S AB AB＝ ＋ （ 21） C AB＝ （ 22） 根据逻辑代数 定律 和恒等式 ，可将上式变换成与非形式 ： • • •S AB A AB B＝ （ 23） C AB＝ （ 24） 由式（ 23）和（ 24）可得由与非门组成的半加器，如图 21(a)所示。 因为半加和 S AB AB＝ ＋ 是异或逻辑关系，所以半加器也可利用一个集成异或门和与门来实现，如图 21(b)所示。 西南交通大学本科 毕业设计 (论文 ) 第 6 页 (a) (b) 图 21 半加器 (a) 由与非门组成 (b) 由异或门及与门组成 我们对图 21(b)的 原理图 进行 仿真 ， 波形 如图 22： 图 22 半加器仿真结果 我们设定的输入信号特征如下： 西南交通大学本科 毕业设计 (论文 ) 第 7 页 信号 A： 1T （高电平持续 时间）＝ 1ns， T（周期）＝ 2ns， riset （上升时间） = falt ， （下降时间） =1ps， 以后信号定义符号均如上规定。 信号 B： 1T ＝ 2ns， T＝ 4ns， riset = falt =1ps。 通过对仿真结果进行观察，发现求和信号 SUM 的输出存在很大问题，有些地方甚至逻辑功能错误，通 过对内部原理和结构进行分析，发现主要原因是由于其中输入信号 A 和 B 都有互补变量，在模拟环境中，互补变量的存在会导致信号不同步，从而引发竞争，造成短时间的逻辑功能错误。 同样，用两个半加器组成的全加器也存在同样的问题。 一方面是由于同或异或门延迟大，速度慢，另一方面是因为其中存在互补变量。 经过统计， 一个半加器由 18 个晶体管构成， 用两个半加器构成一个全加器所需要的晶体管数量为 48 个，数量很多，且性能不太理想。 镜像结构全加器电路 分析与 设计 全加器能进行加数、被加数和低位来的进位信号相加，并根据 求和结果给出 该位的进位信号。 根据全加器的功能，可列出它的真值表，如表 22 所示。 其中 iA 和 iB 分别是 被加数及加 数 ， i1C－。