高性能视频开发验证平台系统的设计硕士论文(编辑修改稿)

高性能视频开发验证平台系统的设计硕士论文(编辑修改稿)内容摘要：

6 图表目录 表 21 MPEG4 编解码芯片开发系统性能指标 ......................................................... 15 表 22 XC2V3000FG6764参数 .............................................................................. 18 表 23 XC2V500FG256参数 ................................................................................... 23 表 31高性能视频开发验证平台设计目标 ............................................................... 26 表 32 Xilinx Virtex4 LX 系列 FPGA指标 ............................................................... 31 表 33 19201080(4:2:2)30fps 图像数据传输率计算 .................................................. 32 表 34平台电源电压指标 ........................................................................................ 34 表 35平台供电电压上升时间 ................................................................................. 35 表 36平台功耗估计 ............................................................................................... 35 表 37平台母板层叠结构定义及各层厚度 ............................................................... 43 表 38平台母板各层特性阻抗与线宽 ...................................................................... 43 表 39 平台应用软件列表 ....................................................................................... 46 表 310视频输出接口应用模块输出参数 ................................................................. 49 表 311 SDRAM 接口应用模块总线接口 .................................................................. 50 表 312 SDRAM 接口应用模块命令码表 .................................................................. 50 表 313 DDR控制信号和命令 ................................................................................. 53 表 314 DDR模式寄存器配置 ................................................................................. 54 表 315 FPGA接口连线 .......................................................................................... 56 表 41 AVS D1视频解码器性能指标 ........................................................................ 59 表 42 AVS D1解码器使用平台资源 ........................................................................ 61 表 43 AGU 控制器接口 .......................................................................................... 65 表 44 AGU 运算中相邻块与后向参考帧保存信息 .................................................... 66 表 45 AGU VLD 接口 ............................................................................................. 66 表 46 AGU RR接口 ............................................................................................... 66 表 47 AGU 模块平台综合结果 ................................................................................ 71 表 48 MPEG4 开发系统、高性能平台与 ........................... 71 图 11视频编解码器 ASIC的设计流程 .................................................................... 10 图 12混合结构 MPEG4编码器结构 ....................................................................... 13 图 21 MPEG4 编解码芯片开发系统整体结构 ......................................................... 16 图 22 MPEG4 编解码芯片开发系统子母板结构 ..................................................... 16 图 23 MPEG4 编解码芯片开发系统母板结构 ......................................................... 17 图 24 MPEG4 编解码芯片开发系统子板结构 ......................................................... 17 图 25 MPEG4 视频解码器系统结构 ....................................................................... 19 图 26 MPEG4 专用结构视频解码芯片封装 ............................................................ 22 图 27 MPEG4 专用解码芯片验证系统结构 ............................................................ 23 图 28 MPEG4 ASIC验证模块 ................................................................................ 24 图 31高性能视频开发验证平台整体结构 ............................................................... 27 图 32高性能视频开发验证平台母板整体结构 ........................................................ 29 图 33高性能视频开发验证平台母板 PCB 布局 ....................................................... 30 图 34 Xilinx Virtex4 FPGA系列 ............................................................................. 31 浙江大学硕士学位论文 7 图 35 DDR400 SDRAM 内部结构 ........................................................................... 33 图 36平台 DDR连接 ............................................................................................. 33 图 37平台电源设计方案 ........................................................................................ 36 图 38平 台电源顺序解决方案 ................................................................................. 36 图 39 DDR400 供电电源产生电路 .......................................................................... 37 图 310 Xilinx FPGA专用 USB下载线缆 ................................................................. 38 图 311 JTAG/Serial 接口 ........................................................................................ 38 图 312 差分信号输入输出端口 .............................................................................. 39 图 313高性能视频开发验证平台子板结构图 .......................................................... 40 图 314 高性能视频开发验证平台子板 PCB 布局 .................................................... 41 图 315平台子板 接口结构 ......................................................................... 42 图 316 平台子板视频输入接口结构 ....................................................................... 42 图 317 平台母板层叠结构和电介质层芯厚度 ......................................................... 43 图 318 并联终端双向点对点结构 ........................................................................... 44 图 319 Thevenin 等效终端网络 ............................................................................... 44 图 320 串联终端双向点对点结构 ........................................................................... 44 图 321 带有 DCI功能的双向点对点结构 ............................................................... 45 图 322 平台 DDR400接口终端方案 ....................................................................... 45 图 323 USB 接口应用模块结构 .............................................................................. 46 图 324 RS23。