毕业设计论文—基于fpga的信道编码技术的研究(编辑修改稿)

毕业设计论文—基于fpga的信道编码技术的研究(编辑修改稿)内容摘要：

 xxxxxm 利用表 22将上式展开得 1)( 2343  xxxxm x 同样可求得  最小多项式 1)( 41  xxm x  5 最小多项式 1)( 25  xxm x  7 最小多项式 1)( 347  xxm x 表 22 GF（ 24）的非零元素   22  33 14     25 1）（  2326  ）（ 1334237   ）（ 大连交通大学 2020 届本科生毕业设计（论文） 13 11 22438   ）（   329 1）（ 1224310   ）（   23211 1）（ 1232342312   ）（ 11 232342313   ）（ 11 3342314   ）（ 11 4315   ）（ BCH 码 BCH 码是一类最重要的循环码，能纠正 多个随机错误。 BCH 码具有纠错能力强，它的特点是将纠错能力 t与生成多项式发生关系。 这种关系是通过近代代数理论，找出多 项式的根与码距的确定关系。 二进制 BCH码的主要参数由两个正整数 m和 t决定， t2m1是纠错能力。 其它 码参数为： 码长 n 2m1 （ n 必为 2m1的一个因子） ； 监督位 nk mt； 最小距离 dmin 2t+1。 RS 码 RS 码是一类有很强纠错能力的多进制 BCH 码。 它最早由 Reed 和 Solomon 提出，称为 Reed—Solomon 码，简称 为 RS 码。 在 RS 码元中的码元符号不是二进制 而是多进制符号。 其中 2m进制应用更为广泛。 能纠正 t 个错的 RS 码具有如下参数： 码长 n=2m1 个多进制符号 ； 监督位 nk=mt； 最小距离 dmin=2t+1。 由于 RS 码是对多进制符号纠错， RS 码可用于纠正突发错误。 大连交通大学 2020 届本科生毕业设计（论文） 14 第三 章 FPGA 及其 开发工具 FPGA 简介 FPGA 通常被称为现场可编辑门阵列，它最初是由 Xilinx 公司提出的。 自从 20 世纪 80 年代中期 Xilinx 公司生产了世界上第一片 FPGA 器件起，这种新型的可编 程逻辑器件便以其优越的性能获得了业界设计人员的青睐，应用迅速普及起来。 与其他的可编程逻辑器件相比， FPGA 的规模可以做得很大，一片芯片集成几十万乃至上百万的逻辑门是常有的事。 另外它的逻辑功能绝不限于逻辑门，而是可以具有较为复杂的逻辑功能，从而使得整个芯片的功能大大加强 [11]。 随着科学技术的迅猛发展，电子工业界经历了巨大的飞跃。 集成电路的设计正朝着速度快性能高容量大体积小和微功耗的方向发展。 这种发展必将导致集成电路的设计规模日益增大，复杂程度日益增高。 基于这种情况，可编程逻辑器件的出 现和发展大大改变了传统的设计方法，这种方法使得电子系统设计变得更加简单方便，灵活快速 现在随着系统级 FPGA 以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。 FPGA 的基本结构 简化的 FPGA 基本由 6 部分组成，分别为可编程输入 /输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。 每个单元的基本概念介绍如下 [12]： （ 1） 可编程输入 /输出单元 输入 /输出（ Input/Output）单元 简称 I/O 单元 ，它们是芯片与外界电路的接口部分，完成不同 电气特性下对输入 /输出信号的驱动与匹配需求。 为了使 FPGA有更灵活的应用，目前大多数 FPGA 的 I/O 单元被设计为可编程模式，即通过软件的灵活配置，可以适配不同的电气标准与 I/O 物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电路的大小等。 可编程 I/O 单元支持的电气标准因工艺而异，不同器件商不同器件族的 FPGA 支持的 I/O 标准也不同，一般来说，常见的电气标准有 LVTTL、 LVCMOS、 SSTL、 HSTL、LVDS、 LVPECL 和 PCI 等。 值得一提的是，随着 ASIC 工艺的飞速发展，目前可编程I/O 支持的最高频率越来越高，一些高端 FPGA 通过 DDR 寄存器技术，甚至可以支持高达 2Gbit/s 的数据速率。 （ 2） 可编程编辑单元 基本可编程逻辑单元式可编程逻辑的主体，可以根据设计灵活地改变其内部连接与配置，完成不同的逻辑功能。 大连交通大学 2020 届本科生毕业设计（论文） 15 （ 3） 嵌入式块 RAM 目前大多数 FPGA 都有内嵌的块 RAM（ Block RAM）。 FPGA 内部嵌入可编程 RAM模块，大大地拓展了 FPGA 的应用范围和使用灵活性。 FPGA 内嵌的块 RAM 一般可以灵活配置为单端口 RAM（ SPRAM,Single Port RAM） 、双端口 RAM(DPRAM,Double Ports RAM)、伪双端口 RAM（ Pseudo DPRAM）、 CAM（ Content Addressable Memory）、FIFO(First In First Out)等常用存储结构。 （ 4） 丰富的布线资源 布线资源连通 FPGA 内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。 （ 5） 底层嵌入功能单元 底层嵌入功能单元的概念比较笼统，这里我们指的是那些通用程度较高的嵌入式功能模块，比如 PLL（ Phase Locked Loop）、 DLL(Delay Locked Loop)、 DSP、 CPU等。 （ 6） 内嵌专用硬核 这里的内嵌专用硬核主要指那些通用性相对较弱，不是所有 FPGA 器件都包含硬核（ Hard Core）。 FPGA 的优缺点 FPGA具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。 兼容了 PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。 与门阵列等其它 ASIC相比，它又具有设计开发周期短、设计制造成本低、开发工具先进 标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在 10,000 件 以下 )之中。 几乎所有应用门阵列、 PLD 和中小规模通用数字集成电路的场合均可应用 FPGA。 FPGA 采用了逻辑单元阵列 LCA（ Logic Cell Array） 这样一个新概念，内部包括可配置逻辑模块 CLB（ Configurable Logic Block） 、输出输入模块 IOB（ Input Output Block）和内部连线 （ Interconnect） 三个部分。 FPGA 的基本特点主要有： 一是采用 FPGA 设计 ASIC 电路，用户不需要投片生产，就能得到合用的芯片。 二是 FPGA 可做其它全定制 或半定制 ASIC 电路的中试样片。 三是 FPGA 内部有丰富的触发器和 I／ O 引脚。 四是 FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。 五是 FPGA 采用高速 CHMOS 工艺，功耗低，可以与 CMOS、 TTL 电平兼容。 可以说， FPGA 芯片是小批量系统提高系统集成度、可操作性的最佳选择之一。 鉴于本次毕业设计的需求，我选择了 FPGA 中的开发工具 QuartusII。 开发工具 QuartusII 大连交通大学 2020 届本科生毕业设计（论文） 16 QuartusII 是 Altera 公司 的综合性 PLD/FPGA 开发 软件 ，支持原理图、 VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language） 等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程 [13]。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 TCL 脚本 完成设计流程外，提供了完善的用户图形界面设计方式。 具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充 分利用成熟的模块，简化了设计的复杂性、加快了设计速度。 对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方 EDA工具。 Altera Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计能力和直观易用的接口，越来越受到 数字系统设计者 的欢迎。 Quartus II 提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括： （ 1） 可利用原理图、结构框图、 VerilogHDL、 AHDL 和 VHDL 完成电路描述，并将其保存为设计实体文件； （ 2） 芯片（电路）平面布局连线编辑； （ 3） LogicLock 增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块； （ 4） 功能强大的逻辑综合工具； （ 5） 完备的电路功能仿真与时序逻辑仿真工具； （ 6） 定时 /时序分析与关键路径延时分析； （ 7） 可使用 SignalTap II 逻辑分析工具进行嵌入式的逻辑分析； （ 8） 支持软件源文件的添加和创建，并将它们链接起来生成编程文件； （ 9） 使用组合编译方式可一次完成整体设计流程； （ 10） 自动定位编译错误； （ 11） 高效的期间编程与验证工具； （ 12） 可读入标准的 EDIF 网表文件、 VHDL 网表文件和 Verilog 网表文件； （ 13） 能生成第三方 EDA 软件使用的 VHDL 网表文件和 Verilog 网表文件。 Verilog 语言 Verilog HDL语言是 1983年由 GDA(Gateway Design Automation)公司的 Phil Moorby首创的，之后 Moorby 又设计了 Verilog—XL仿真器， Verilog—XL仿真器大获成功，也使得 Verilog HDL 语言得到推广使用。 1989 年， Cadence 收购了 GDA， 1990 年， Cadence公司发表了 Verilog HDL，并成立了 OVI组织（ Open Verilog International） 专门负责 Verilog HDL 的发展。 由于这种语言有简洁、高效、易用、功能强等优点，因此逐渐为众多设计者接受和喜爱。 Verilog HDL 于 1995 年成为 IEEE 标准，称为 IEEE Standard 13641995[14]。 大连交通大学 2020 届本科生毕业设计（论文） 17 在本次毕业设计中我采用了 Verilog 语言对信道编码进行编程。 采用硬件描述语言 进行设计 采用硬件描述语言 （ Hardware Description Language,HDL） 进行电路与系统的描述是当前 EDA 技术的一个特征。 与传统的原理图设计设计方法相比， HDL 语言更适合描述规模大的数字系统，它能够使设计者在比较抽象的层次上对所设计系统的结构和功能进行描述。 采用 HDL 语言设计的突出优点是：语言的公开可利用性；设计与工艺的无关性；大 范围的描述能力；便于组织大规模系统的设计；便于设计的复用、交流、保存和修改等。 目前常用的硬件描述语言有 VHDL 和 Verilog HDL,它们都已经成为 IEEE 标准。 Verilog HDL 语言的结构 ① Verilog HDL 程序是由模块构成的。 每个模块的内容都是嵌在 module 和 endmodule 两个语句之间，每个模块实现特定的功能，模块是可以进行层次嵌套的。 ② 每个模块首先要进行端口定义，并说明输入 (input)和输出 (output)，然后对模块 的功能进行逻辑描述。 ③ Verilog HDL 程序的书写格式自由，一行可以写几个语句，一个语句也可以分多行写。 ④ 除了 endmodule 语句外，每个语句的最后必须有分号。 ⑤ 可以用 /*„„*/ 和 //„„ 对 Verilog HDL 程序的任何部分作注释。 HDL 语言的历史及与 C 语言的比较 Verilog HDL 语言是在 C 语言的基础上发展而来的。 从语法结构上看， Verilog HDL语言与 C 语言有许多相同相似之处，继承和借鉴了 C 语言的很多语法结构，表 31 中列举了两。