本科毕业论文__基于dds的数字移相信号发生器(编辑修改稿)

本科毕业论文__基于dds的数字移相信号发生器(编辑修改稿)内容摘要：

宽越大，精度越高，ROM的容量就大。 大容量的 ROM不但面积大，功耗大，不易大规模集成化，且 xx 大学学士学位论文 4 转换速度也受到限制。 因此有必要提出一种新颖的数字频率合成方式来满足其对 DDS的更高性能指标的要求。 一种选择是 压缩 ROM大小，另一种 选择是用计算法取代 ROM，称为 ROMLESS设计方法。 ROMLESS设计方法在早期的 DDS设计中受到限制，随着微电子技术的发展，现在已经成为实现 DDS设计的主要方法之一，这种方法主要利用函数近似计算方式实现相幅转换，主要有 CORDIC算法，多项式插值法等，其中多项式插值法由于算法简单，便于实现高速，低功耗的 DDS设计，被广泛研究。 自从 DDS技术诞生以来，发达国家一直没有放弃该技术及其应用的研究，出现了一序列高性能的产品。 我国对 DDS的研究相对较晚，研究实现高速，高精度的 DDS存在大量的困难。 特别是在 ROMLESS的 DDS设计。 因此， ROMLESS的 DDS设计方法的研究很有必要，并将得以广泛的发展。 FPGA 在 DDS 技术实现 近年来现场可编程门阵列 (FGPA)技术得到了迅速的发展和广泛的应用，其资源容量、工作频率以及集成度都得到了极大的提高，使得利用 FPGA实现某些专用数字集成电路得到了大家的关注，而基于 FPGA实现的直接数字频率合成器则更具其优点，有着灵活的接口和控制方式、较短的转换时间、较宽的带宽、以及相位连续变化和频率分辨率较高等优点，其也为设计者在此基础之上实现电路集成提供了另一种方法。 FPGA在 DDS技术实现中的应用对于 DDS系统数字部分的设计，首先会遇到在 FPGA设计中非常典型的跨时钟传输的问题，单片机的输出时钟是 ps级的，而FPGA中的数字系统却是 ns级的，传输速度的匹配直接影响到了输入控制字的稳定。 这里采用的是不同时钟区域，单独构造原理图功能模块的方法。 将高速的DDS模块单独生成原理图，将低速的单片机接口模块生成另外一个原理图，再将两个原理图重新建立工程，这样就优化功能解决了跨时钟问题。 在整个 DDS系统数字部分中，最关键的就是相位累加器的设计。 相位累加器设计的好坏将直接影响到整个系统 的性能。 在设计上可以把输出数据作为另一路输入数据和从处理器传过来的频率控制字连续相加，产生有规律的相位地址码。 对它的设计采用流水线的操作方式，从而提高了加法器的效率。 RAM块通过高性能的输入存储模块，这样既节省了 FPGA中的逻辑单元，又利用 了 FPGA的只能用于生成存储模块的 RAM块，并提高了性能。 FPGA内部功能都是用 Verilog语言 实现。 目前的 FPGA技术得到了极大的扩展，资源容量和工作频率都有了很大的提高，市场中 Xilinx和 Altera公司的 FPGA芯片都是很好的选择。 而且其都支持主流的硬件编程语 言 VHDL和 Verilog。 设计中的 DDS电路采用 VHDL硬件描述语言来实现，采用 VHDL语言设计的模块以后可以方便的进行修改、扩展和移植到不同的 FPGA芯片中 [3]。 采用 FPGA设计，首先其输入、输出接口方案都需要仔细考虑好，确定其输入和输出的数据量和控制量、位数、 I/O位置等，以及和外围电路的接口及控制 xx 大学学士学位论文 5 时序、控制方式等。 在 FPGA中实现 ROM表的资源是有限的，并且 ROM表的大小随着地址位数和数据位数的增加成指数递增关系，因此在满足采样信号性能的前提条件下，如何减少资源的开销就是一个重要的问题。 在 FPGA中，相位累加器和相位调制器都可通过加法器来实现。 在用 FPGA设计的过程中，整个流程都采用系统时钟 clk产生和控制，所以其各个部分的时序和同步性需要认真对待，还有考虑到加法器以及乘法器等对资源的使用情况，进位链或流水线技术都可以考虑进行利用。 采用 FPGA设计实现 DDS电路的可行性和可靠性，也更为灵活，可根据需要进行接口和控制方式的修改，只要改变 FPGA中 ROM表的数据， DDS电路就可以产生任意的波形。 采用 FPGA设计实现还具有相对较宽的带宽、频率转换时间较短、相位连续变化、频率分辨率高等优点。 而且 FPGA芯片支持系统现场修改和调试，性能也基本能满足绝大多数系统的使用要求，所以，将 DDS设计嵌入到 FPGA芯片所构成的系统中，将使系统具有很高的性价比。 论文主要研究内容 本文主要的研究内容是设计一个基于 DDS 的数字移相信号发生器。 结合DDS 的基本原理和 FPGA 的结构及特点，设计的系统由 FPGA 芯片，数模转换器，幅度调节电路，功率放大电路和输入、显示电路组成。 文中详细的阐述了硬件电路的结构以及功能。 其中的采用 芯片 FPGA 实现正弦信号发生器的功能。 最后对设计结果进行了测试。 xx 大学学士学位论文 6 第 2章 DDS 技术 DDS 频率合成的原理与结构 直接数字式频率合成技术 (DDS)是近年来随着数字集成电路和计算机的发展而迅速发展起来的一种新的频率合成技术。 DDS 一般由相位累加器、波形存储器、数模转换器及低通滤波器组成，其基本原理就是将波形数据先存储起来，然后在频率控制字 K 的作用下，通过相位累加器从存储器中读出波形数据，最后经过 数模 转换和低通滤波后输出频率合成。 这种频率合成方法可以获得高精度频率和相位分辨率、快速频率转换时间和低相位噪声的频率信号，而且结构简单集成度高。 DDS 的基本原理 直接数字频率合成技术是从相位概念出发，直接对参考正弦信号进行抽样 ，得到不同的相位，通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。 下面，通过从相位出发的正弦函数产生描述 DDS的概念。 因为是周期信号，所以正弦信号的相位值和幅度值之间具有一一对应的关系。 这种关系可以通过一片存有查询表的 ROM很容易地实现，该查询表的地址线对应相位信息，数据线对应幅度信息。 所以，对正弦信号沿相位轴方向等间隔取样，就得到该信号的抽样序列，并将取样值用二进制数表示。 改变频率控制字时，相位增量发生变化，取样值的周期随之而变，从而合成所需频率。 抽样序列通过数模转换器形成量化的正弦波，最 后通过滤波器平滑，生成标准的正弦波。 DDS的原理框图如图 21 所示。 框图中的电路，除了滤波器外，全用数字集成电路实现，其中关键的问题是使相位增量与参考时钟精确地同步。 频 率 字控 制 器相 位 寄 存 器 正 弦 查 询 表 数 模 转 换 器 低 通 滤 波 器参 考 时 钟 源频 率 控 制 字( F S P )M S BL B SKN m Mf o相 位 累 加 器N C Of c 图 21 DDS 的原理框图 图 21中 ， cf 为参考时钟频率 ， CT =1/ cf ； of 为输出频率 ， To =1/ of ； K为 xx 大学学士学位论文 7 频率控制字， N为相位累加器的字长， m为 ROM地址线位数， M为 ROM数据线位数，即 DAC的位数。 DDS 的数学模型可归结为 ； 在每一个时钟周期 cT 内，频率控制字K(Frequency Control Words)与 N比特相位累加器累加一次，并同时对 N2 取模运算，得到的和 (以 N位二进制数表示 )作为相位值，以二 进制代码的形式去查询正弦函数表 ROM，将相位信息转变成相应的数字量化正弦幅度值， ROM 输出的数字正弦波序列再经数模转换器转变为阶梯模拟信号，最后通过低通滤波器平滑后得到一个纯净的正弦模拟信号。 当 DDS中的相位累加器计数大于 N2 时，累加器自动溢出最高位，保留后面的 N比特数字于累加器中，即相当于做模余运算。 可以看出 ： 该相位累加器平均每 N2 /K个时钟周期溢出一次 [4]。 可见 K和时钟频率 cf 共同决定着 DDS输出信号 of 的频率值，它们之间的关系满足 ： of =K/ N2 cf （ 2— 1） 当 K=1时， DDS为最小频率输出，则 DDS的最小频率分辨率可达 ： minf =1/ N2 cf （ 2— 2） 由 式 （ 2— 2） 可 知 ， DDS相当于一个小数分频器。 最小频率分辨率是频率控制字最低位为 “ 1” ，其余位均为 “ 0” 时 DDS的输出频率，只要 N足够大，即累加器有足够的长度，总能得到所需的频率分辨率，实际使用中计算出的 K值很难为整数，因此不可避免地将会存在一定的频率误差 [5]。 由于 ROM表的规模有限，相位累加器一般仅取高位作为寻址地址送入正弦查询表获得波形幅度值。 正弦查询表中以二进制数形式存入用系统时钟对正弦信号进行采样所得的样值点，可见只需改变查询表内容就可 实现不同的波形输出。 DDS 的结构 DDS的基本结构包括相位累加器 (PD)、正弦查询表 (ROM)、数模转换器(DAC)和低通滤波器 (LPF)，其中 DDS从频率寄存器开始到波形存储表的数字部分通常也可称作数控振荡器 (NCONumerical Control Oscillator)。 模块 NCO实现由数字频率值输入生成相应频率的数字波形，其工作过程为： K； cf 的控制下，该频率控制字累加至相位累加器生成实时数字相位值 ； 址 ROM转换成正弦表中相应的数字幅码。 模块 DAC实现将 NCO产生的数字幅度值高速且线性地转变为模拟幅度值，DDS产生的混叠干扰由 DAC之后的低通滤波器滤除。 (PD) xx 大学学士学位论文 8 相位累加器是 DDS最基本的组成部分，用于实现相位的累加并存储其累加结果。 若当前相位累加器的值为 n，经过一个时钟周期后变为 1n，则满足 ： 1n=n+K （ 2— 3） 由式 （ 2— 3） 可见， n为一等差数列，不难得出 ： n =nK+0 （ 2— 4） 其中 0为相位累加器的初始相位值。 相位累加器的基本结构如图 22 所示，它由一个 Nbits加法器和一个 Nbits寄存器构成，寄存器通常采用 N个 D触发器来构成。 N 比 特 加 法 器N 比 特 相 位寄 存 器参 考 时 钟N b i t sN b i t sM b i t sN b i t s频 率 控 制 字频 率 输 出 字 图 22 相位累加器的基本结构 (ROM) DDS查询表所存储的数据是每一个相位所对应的二进制数字正弦幅值，在每一个时钟周期内，相位累加器输出序列的高 m位对其进行寻址，最后的输出为该相位相对应的二进制正弦幅值序列。 可以看出， ROM的存储量为 Mm2 比特，其中 m为相位累加器的输出位数， M为 ROM的输出位数。 若 m=12， M=8，可以算出 ROM的容量为 32768bit。 虽然在一块 DDS芯片中集成大的 ROM存储量，可以提高输出信号的精度和无杂散动态范围，但会使成本提高，功耗增大，且可靠性下降，所以就有了许多压缩 ROM容量的方法。 而且，容量压缩还可以使我们使用更大的 m和 M值，进而使 DDS的杂散性能获得提高。 (DAC) 数模转换器的作用是将数字形式的波形幅值转换成所要求合成频率的模拟形式信号。 DAC有电压和电流输出两种，其输出的信号并不能真正连续可变，而是以其绝对分辨率为最小单位的，所以其输出实际上是一个阶梯模拟信号。 现在，一些器件厂家 如美国的 AD公司，都在 DDS器件的芯片内部集成了 DAC，这种结构称为 CompleteDDS，大大简化了 DDS的系统设计。 xx 大学学士学位论文 9 DDS 的工作特点 DDS 的原理使其具备了以下优良的工作特点 ： 如前所述 ， DDS的分辨率在 cf 固定时，取决于相位累加器的位数 N，只要 N取足够大，理论上可以获得相应的频率分辨精度，这在传统的频率合成方法上是难以实现的。 在 DDS中，一个频率的建立时间通常取决于滤波器的带宽。 其影响因素有内部数控振荡器内的工艺结构、数模变换及其它可能的信号处理步骤产生的时延，其中数字信号处理部分的时延与时钟周期相关。 由于 DDS中无须相位反馈控制，因而频率建立及切换快并且与频率分辨率、频谱纯度相互独立。 由于 DDS信号的频率、相位、幅度均可由数字信号控制，所以可以通过预置内部相位累加器的初始值来精确控制输出信号，调幅时直接在 ROM表输出端对幅度进行控制，调相时在相位累加器输出端直接加上调制信号即可，调频可通过频率控制字进行，在进行 CHIRP调制时，也只需在频率控制字前再加 一个累加器即可。 同时， DDS也非常易于实现如 PSK、 FSK等高精度的数字调制和正交调制。 DDS 中除了滤波器以外，几乎所有的部件都属于数字信号处理部件，系统易于集成，功耗低，体积小，重量轻 [6]。 DDS 的频谱分析 在分析 DDS 的噪声特性。