数字电子钟的设计_毕业设计(编辑修改稿)

数字电子钟的设计_毕业设计(编辑修改稿)内容摘要：

ELSIF(rst=39。 039。 )THEN tem1=0000。 tem2=0000。 ELSIF(clk39。 event AND clk=39。 139。 )THEN IF tem1=1001 THEN tem1=0000。 IF tem2=0101 THEN tem2=0000。 co=39。 139。 ELSE tem2=tem2+1。 co=39。 039。 END IF。 ELSE tem1=tem1+1。 END IF。 END IF。 qout1=tem1。 qout2=tem2。 END PROCESS。 END behav。 其仿真波形图如下： 陈文河 0858210103 南京理工大学 2020 – 03 – 06 5 封装图为： clkrs tenqo ut 1[ 3. .0]qo ut 2[ 3. .0]cosec on dinst 2. 计分模块： 本质上是跟计秒模块一样，也是模 60 的计数器，具有计数、保持、清零功能。 程序代码如下： LIBRARY IEEE。 USE。 USE。 USE。 ENTITY minute IS PORT( clk: IN STD_LOGIC。 rst: IN STD_LOGIC。 en: IN STD_LOGIC。 qout1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 qout2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 co: OUT STD_LOGIC)。 END minute。 ARCHITECTURE behav OF minute IS SIGNAL tem1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL tem2: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(clk,rst) BEGIN IF (en=39。 139。 )THEN tem1=tem1。 tem2=tem2。 ELSIF(rst=39。 039。 )THEN tem1=0000。 tem2=0000。 陈文河 0858210103 南京理工大学 2020 – 03 – 06 6 ELSIF(clk39。 event AND clk=39。 139。 )THEN IF tem1=1001 THEN tem1=0000。 IF tem2=0101 THEN tem2=0000。 co=39。 139。 ELSE tem2=tem2+1。 co=39。 039。 END IF。 ELSE tem1=tem1+1。 END IF。 END IF。 qout1=tem1。 qout2=tem2。 END PROCESS。 END behav。 仿真波形图如下： 封装图为： clkrs tenqo ut 1[ 3. .0]qo ut 2[ 3. .0]com inut einst 3. 计时模块： 是一个模 24 的计数器， VHDL 的程序代码如下： LIBRARY IEEE。 USE。 USE。 USE。 ENTITY hour IS PORT( clk: IN STD_LOGIC。 rst: IN STD_LOGIC。 en: IN STD_LOGIC。 陈文河 0858210103 南京理工大学 2020 – 03 – 06 7 qout1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 qout2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 co: OUT STD_LOGIC)。 END hour。 ARCHITECTURE behav OF hour IS SIGNAL tem1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL tem2: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(clk,rst) BEGIN IF (en=39。 139。 )THEN tem1=tem1。 tem2=tem2。 ELSIF(rst=39。 039。 )THEN tem1=0000。 tem2=0000。 ELSIF(clk39。 event AND clk=39。 139。 )THEN IF (tem2=0010 AND tem1=0011) THEN tem1=0000。 tem2=0000。 co=39。 139。 ELSE co=39。 039。 IF(tem1=1001)THEN tem1=0000。 tem2=tem2+1。 ELSE tem1=tem1+1。 END IF。 END IF。 END IF。 qout1=tem1。 qout2=tem2。 END PROCESS。 END behav。 仿真波形图如下： 封装图为： 陈文河 0858210103 南京理工大学 2020 – 03 – 06 8 clkrs tenqo ut 1[ 3. .0]qo ut 2[ 3. .0]cohourinst 4. 校准模块： 在正常情况下 ，分的输入时钟 clk 信号是由秒的进位输出给的，而时的输入时钟 clk信号由分进位输出信号给的。 当要进行校准时可以直接将 2Hz的时钟信号（从分频器直接分出来）送到分或时的输入时钟 clk 端上，这样就可以快速的进行对电子钟的分或时校准。 因此采用 VHDL 语言实现，程序代码如下： (1) 校时： LIBRARY IEEE。 USE。 USE。 USE。 ENTITY jiaoshi IS PORT( clk: IN STD_LOGIC。 clk_2H: IN STD_LOGIC。 key: IN STD_LOGIC。 en: OUT STD_LOGIC。 co: OUT STD_LOGIC )。 END jiaoshi。 ARCHITECTURE behav OF jiaoshi IS SIGNAL tem: STD_LOGIC。 SIGNAL x: STD_LOGIC。 BEGIN PROCESS(key) BEGIN IF(key=39。 039。 ) THEN x=39。 039。 tem=clk。 ELSE x=39。 139。 tem=clk_2H。 END IF。 co=tem。 en=x。 END PROCESS。 END behav。 其封装图为： 陈文河 0858210103 南京理工大学 2020 – 03 – 06 9 clkclk_2Hkeyencojiaoshiinst1 (2) 校分： LIBRARY IEEE。 USE。 USE。 USE。 ENTITY jiaofen IS PORT( clk: IN STD_LOGIC。 clk_2H: IN STD_LOGIC。 key: IN STD_LOGIC。 co: OUT STD_LOGIC )。 END jiaofen。 ARCHITECTURE behav OF jiaofen IS SIGNAL tem: STD_。