抗软失效的新型时序电路单元设计毕业论文(编辑修改稿)

抗软失效的新型时序电路单元设计毕业论文(编辑修改稿)内容摘要：

北京大学信息科学技术学院学士论文 王子一 11 以产生从 0 到 1 的软失效为例，由施密特触发器构成抗软失效电路的基本思想是：先经过一级电压降低电路，使得产生的软失效的电压脉冲高度不超过Vth+。 利用施密特触发的电压传输特性：对于正向变化的输入信号，只有输入信号的值超过阈值 Vth+,才会发生输出电压从 0到 1的变化。 从而使脉 冲高度小于施密特触发器正向阈值的软失效不会在输出端产生影响。 由施密特触发构成的抗软失效锁存器的电路如图 35所示，电路由 2 个传输门和一个施密特触发器构成 [9]。 图 35 施密特触发器构成的抗软失效锁存器 当 CLK=1 时，锁存器处于透明状态，输入信号经过 TG1 和施密特触发器传递到输出，如果输入信号包含 SET，那么首先在进过 TG1 时，由于传输门中的 MOS管所构成的 RC 网络的作用，会降低瞬时脉冲电压高度，再经过施密特触发器可以消除 SET 的作用，如图 36 所示 [9]。 图 36 施密特触发器和传输门消除软失效的示意图 当 CLK=0 时，锁存器处于保持状态， TG1 断开， TG2 导通，与图 36 示意一致，如果在电路中发生软失效，经过施密特触发器和传输门作用后可以消除软失北京大学信息科学技术学院学士论文 王子一 12 效，从而构成抗软失效的锁存器。 但是由施密特触发构成的抗软失效电路存在问题，对于器件尺寸的要求较高，第一级的传输门或者电压降低电路必须将产生瞬态脉冲电压降低到施密特触发器正向阈值电压 Vth+以下，否则无法起到抗软失效的作用。 其中用传输门电路降低电压由于器件 RC 值不同，可能导致这一要求不能很好的实现。 而其他的电压降低电路的 面积和功耗开销太大，导致基于施密特触发器的抗软失效电路的实际应用价值并不大。 DICE 存储单元 DICE（ Dual Interlocked Cell）存储单元的结构如图 37 所示， DICE 存储单元有 4个存储节点，可以有效的防止软失效发生，利用自身的反馈机制在存储单元内部真正的消除软失效 [7]。 图 37 DICE 结构单元 当正常工作时， DICE 电路由 2 种情况。 （ 1）当 A=1 时， MN4 处于导通状态，D=0， D=0 使 MP1 导通，同时 C=1，使 MN2 导通， B=0， MP3 导通。 电路中存在的反馈机制使得 A=C=1， B=D=0；（ 2）当 A=0 时， MP2 处于导通的状态， B=1，同时C=0使 MP4 导通，从而使 D=1，电路中存在的反馈机制使得 A=C=0， B=D=1。 在第一种情况下，假设 A 点受到软失效的影响，发生从 1到 0的翻转，那么MP2 将处于导通的状态， B 从 0 变化到 1，但是 C 和 D 的存储状态并不会发生改变， D=0的值仍将是 MP1 导通，从而将 A点电压重新充电到 1， B=0，从而在存储单元内部消除软失效。 第二种情况，假设仍是 A 点受到软失效的影响，发生从 0到 1 的翻转，与第一种情况类似， D的值会发生变化，但是由于 B和 C的值没有北京大学信息科学技术学院学士论文 王子一 13 受到影响， MN1 处于导通状态，将 A点重新放电到 0，回到最初的正确状态。 可见在 DICE 电路中无论 4 个节点中的哪个节点受到软失效的影响，都会存在不受影响的其余节点将其电压恢复到原理的值。 DICE 的优势在于无论电路中 MOS 管的尺寸如何，存储单元都能利用自身的结构特点消除产生的 SEU，从而起到抗软失效的作用。 为了更好的实现抗软失效的功能，可以将 DICE 存储单元和 Celement 结合起来，如图 38所示，电路所实现的功能是锁存器 [6]。 图 38 DICE 和 Celement构成的锁存器 用 DICE 代替了原来的双稳态电路，当 CLK=1 时，锁存器处于透明状态， D的值直接传输到输出 Q。 当 CLK=0时，锁存器处于保持阶段，通过 DICE 单元的 B、D节点写入数据，通过 A、 C节点读出数据，如果 DICE 器件中的任意节点受到软失效的作用，那么通过 DICE 结构特点可以消除失效。 同时在软失效作用期间，DICE 单元恢复正常状态需要一定时间，在恢复的过程中输出电路的 Celement可以保证输出不会受到软失效的作用，使得锁存器抗软失效的能力得到进一步的加强。 本章小结 本章重点介绍了三重冗余技术、基于 Celement 单元抗软失效电路，施密特触发器抗软失效电路和 DICE 存储单元 4 种比较常见的抗软失效电路以及构成的北京大学信息科学技术学院学士论文 王子一 14 时序逻辑电路单元，当然除了这几种抗软失效电路外还有一些其他比较经典的电路结构，例如下文将重点分析的 Quatro8T 存储单元。 通过对不同软失效电路的分析，我们可以发现虽然抗软失效实现的方式不尽相同，而且各自都具有优缺点，但是其核心的思想都是一致的，就是在电路中引入冗余的不受影响的单元或者存储节点，利用反馈或者电路的逻辑结构，用这些不受影响的节点去将发生了状态翻转 的节点修正过来，从而消除软失效对电路的影响。 可以说这是目前的抗软失效电路的基本思路，也是我们日后设计和分析软失效电路问题所应该重点思考的问题。 北京大学信息科学技术学院学士论文 王子一 15 第四章 Quatro8T 单元分析及改进电路 本章 将分析应用广泛的 Quatro8T 电路工作原理以及存在的问题，提出自己的改进电路，从而提高传统单元的抗软失效能力。 同时将用新提出的单元构建锁存器和不同类型的触发器，用 Hspice40nm 工艺库进行仿真，验证逻辑功能的正确行，并在速度、面积、功耗等方面进行比较。 Quatro8T 单元简介 Quatro8T 单元是有 8个 MOS管所构成的基本存储单元，如图 41所示 [8]。 与第三章介绍的 DICE 单元类似，包括 4个存储节点，其中 2个为主要的存储节点，其消除软失效的基本思想仍是引入冗余的存储节点，下面重点将分析Quatro8T的工作原理以及存在的对于从 0到 1软失效可能导致电路存储信息翻转的问题。 图 41 Quatro8T 电路结构 Quatro8T单元工作原理 当电路正常工作时，电路有 2 种工作情况。 （ 1）第一种情况：假设 A=1， MN4处于导通状态， B点被放电至 0， A=1 同时使 MN1 导通， D点放电至 0，从而使 MP2北京大学信息科学技术学院学士论文 王子一 16 导通， C 点被充电至 1， MP4处于关断的状态，保持着 B=0 的状态。 此时 A=C=1，B=D=0。 （ 2）第二种情况：假设 B=1，则 MN3 处于导通的状态， A点被放电至 0，B=1同时使 MN2 处于导通的状态， C点放电至 0， C=0使 MP1 导通， D 点被充电至1， MP3 处于关断状态，保持 A=0的状态。 此时 A=C=0， B=D=1。 通过对 2 种可能情况的分析，可以得出以下的结论：在电路正常工作的状态下，主存储节点 A和 B 的逻辑值互为反向，同时 A和 C的逻辑值相等， B 和 D 的逻辑值相等。 防止Quatro8T 电路正常工作的波形图如图 42 所示。 图 42 分别为 A、 B、 C、 D四个存储节点的波形图 Quatro8T电路中存在问题分析 当 Quatro8T受到软失效影响时，存在 2种情况。 第一种情况，当 A=1 时，A=C=1， B=D=0，如果 A点受到软失效的影响发生从 1到 0的翻转， MN1 和 MN4 从导通变为关断状态，但是并不会改变 B、 C、 D三点的存储值， D=0使 MP3 导通，将变为 0的 A点重新充电到 1，从而消除 A 点受到的软失效的影响。 北京大学信息科学技术学院学士论文 王子一 17 图 43 A 点受到从 1到 0软失效的波形 从仿真的波形可以验证分析的结构，在 A点输入一个类似于软失效的从 1 到0 的瞬时脉冲，图 43 所示， B、 C、 D 的存储值都没有发生改变， A 点也会恢复到 0，从而说明 Quatro8T电路可以有效防止从 1到 0的软失效。 第二种情况，当 A=0 时， A=C=0， B=D=1，如果 A点受到从 0 到 1 的软失效发生翻转， MN1 和 MN4 由原来的关断状态变为导通， B从 1放电到 0， D 也从 1放电0， D=0使 MP2 导通， C点从 0 充电到 1，此时 A=C=1， B=D=0，正好是 Quatro8T电路的一个稳定状态，电路会维持在这个状态，从而使这个存储单元发生状态的翻转，说明电路无法有效的防止从 0到 1 的软失效的影响。 用 Hspice 仿真的结构如图 44所示。 图 44 A 点受到从 0到 1软失效的波形 从仿真得到的波形结构可以看到，在 A 点输入一个类似于软失效的从 0 到 1的脉冲波形， B 点的存储值由原来的 1 变为 0，同时 C 和 D 两个节点的状态也分别发生了翻转，电路的存储状态发生翻转，从而说明 Quatro8T 无法防止从 0到 1 的软失效。 这个问题也是我们应该对电路改进的地方。 改进电路单元 从上一节的分析中可以看到传统的 Quatro8T对于两种类型的软失效并不能都起到良好的抵抗作用，对于从 0 到 1的软失效可能导致电路存储单元状态的翻转。 时序逻辑电路和存储器的存储单元如果发生这种软失效，电路的功能将会产北京大学信息科学技术学院学士论文 王子一 18 生严重的错误。 所以有必要针对这个问题提出改进电路，从而更加有效的起到抗软失效的作用。 改进电路结构介绍 提出的改进电路结构如图 45（左）所示，它在传统 Quatro8T 电路上增加了 MOS 管，从而使电路可以防止 0 到 1 软失效使电路结构翻转的问题。 图 45 改进电路单元结构和传统 Quatro8T 单元 当电路正常工作不受到软失效 影响时，根据之前的分析， A 和 B 的逻辑值相反，同时 A=C且 B=D，对于图 45 所示的 MN1 和 MN3的删端分别连接 B和 D，在正常工作的情况下可以等效成一个 NMOS 管，同理 MN2 和 MN4 也可以等效成一个NMOS。 MN5 和 MN7 的删端分别连接 A和 B的方向，可以看成输入一致，等效成一个 NMOS 管，同理 MN6 和 MN。