基于单周期mips微控制器设计(编辑修改稿)

基于单周期mips微控制器设计(编辑修改稿)内容摘要：

32’h001c， $t7 存的数据是 32’h0004 Slt 运算： slt $s0, $a1, $t7 3239。 h00: ins={639。 b000000, 539。 b00101, 539。 b01111, 539。 b10000, 539。 b00000, 639。 b101010}。 其中 $a1 存的数据是 32’h001c， $t7 存的数据是 32’h0004 分支指令： bne $s0, $s1, start 3239。 h04: ins={639。 b000100, 539。 b10000, 539。 b10001, 1639。 b0100}。 其中 $s0=$s2=32’h000c 跳转： J 1000 3239。 h04: ins={639。 b000010, 2639。 h08}。 第五部分 性能评估 ： 综合结果： 面积 报告： **************************************** Report : area Design : top Version: Date : Tue Sep 4 15:27:35 2020 **************************************** Library(s) Used: typical (File: /export/homeO1/smic018/) Number of ports: 103 Number of s: 634 Number of cells: 156 Number of references: 30 Combinational area: Nonbinational area: Net Interconnect area: Total cell area: Total area: 时序报告 ： **************************************** Report : timing path full delay max max_paths 1 Design : top Version: Date : Tue Sep 4 15:27:46 2020 **************************************** Operating Conditions: typical Library: typical Wire Load Model Mode: top Startpoint: PC0/PC_reg[21] (rising edgetriggered flipflop clocked by clk) Endpoint: data_regwrite[25] (output port clocked by clk) Path Group: clk Path Type: max Des/Clust/Port Wire Load Model Library top smic18_wl10 typical Point Incr Path clock clk (rise edge) clock work delay (ideal) PC0/PC_reg[21]/CK (DFFRHQX4) r PC0/PC_reg[21]/Q (DFFRHQX4) r PC0/PC[21] (PC) r ins_reg/pc[21] (instruction_reg) r ins_reg/U53/Y (NOR2X4) f ins_reg/U37/Y (NAND4X4) r ins_reg/U55/Y (NOR2X4) f ins_reg/U56/Y (NAND2X4) r ins_reg/U38/Y (BUFX20) r ins_reg/U31/Y (NOR2X4) f ins_reg/ins[28] (instruction_reg) f con/in[2] (control) f con/U29/Y (NOR2X4) r con/U33/Y (NAND3X4) f con/U34/Y (NOR2X4) r con/RegDst (control) r mux1_datareg/ctrl (mux_N5) r mux1_datareg/U1/Y (BUFX20) r mux1_datareg/U10/Y (OAI2BB2X4) r mux1_datareg/out[1] (mux_N5) r U25/Y (BUFX16) r data_reg/writeaddr[1] (data_reg) r data_reg/U368/Y (NAND2BX4) r data_reg/U365/Y (INVX8) f data_reg/U362/Y (INVX8) r data_reg/U265/Y (OR2X4) r data_reg/U101/Y (AND2X4) r data_reg/U306/Y (NAND2X4) f data_reg/U377/Y (NOR2X4) r data_reg/U295/Y (NOR2X4) f data_reg/data2[1] (data_reg) f mux2_ALU/in0[1] (mux_N32_0) f mux2_ALU/U68/Y (OAI2BB1X4) f mux2_ALU/out[1] (mux_N32_0) f ALU/in2[1] (ALU) f ALU/add_35/B[1] (ALU_DW01_add_1) f ALU/add_35/U472/Y (OR2X4) f ALU/add_35/U582/Y (NAND2X4) r ALU/add_35/U385/Y (NAND2X4) f ALU/add_35/U329/Y (AOI21X4) r ALU/add_35/U288/Y (OAI21X4) f ALU/add_35/U571/Y (AOI21X4) r ALU/add_35/U632/Y (BUFX20) r ALU/add_35/U486/Y (INVX8) f ALU/add_35/U481/Y (NAND2BX4) r ALU/add_35/U604/Y (NAND2X4)。