基于fpga的计数器设计(编辑修改稿)

基于fpga的计数器设计(编辑修改稿)内容摘要：

计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为 Altera 的上一代 PLD 设计软件，由于其出色的易用性而得到了广泛的应用。 目前 Altera 已经停止了对 Maxplus II 的更新支持， Quartus II 与之相比不仅仅是支 持器件类型的丰富和图形界面的改变。 Altera 在 Quartus II 中包含了许多诸如SignalTap II、 Chip Editor 和 RTL Viewer 的设计辅助工具，集成了 SOPC 和 HardCopy设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 图 21 Quartus II 通信 102班，姓名 青瓜 基于 FPGA的计数器 设计 3 功能 Quartus II 提供了完全集成 且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括： 可利用原理图、结构框图、 VerilogHDL、 AHDL 和 VHDL 完成电路描述，并将其保存为设计实体文件； 芯片（电路）平面布局连线编辑； LogicLock 增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块； 功能强大的逻辑综合工具； 完备的电路功能仿真与时序逻辑仿真工具； 定时 /时序分析与关键路径延时分析； 可使用 SignalTap II 逻辑分析工具进行嵌入式的逻辑分析； 支持软件源文件的添加和创建，并将 它们链接起来生成编程文件； 使用组合编译方式可一次完成整体设计流程； 自动定位编译错误； 高效的期间编程与验证工具； 可读入标准的 EDIF 网表文件、 VHDL 网表文件和 Verilog 网表文件； 能生成第三方 EDA 软件使用的 VHDL 网表文件和 Verilog 网表文件。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。 该平台支持一个工作组环境下的设计要求，其中包括支持基于 Inter 的协作设计。 Quartus 平台与Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供应商的开发工具相兼容。 改进了软件的 LogicLock 模块设计功能，增添 了 FastFit 编译选项，推进了网络编辑性能，而且提升了调试能力。 支持 MAX7000/MAX3000 等乘积项器件 Quartus II 设计套装的其他特性包括： [1] DSP Builder 新的数字信号处理 (DSP)支持 —— 通过系统控制台，与 MATLAB的 DDR 存储器进行通信，并具有新的浮点功能，提高了设计效能，以及 DSP 效率。 经过改进的视频和图像处理 (VIP)套装以及视频接 口 IP—— 通过具有边缘自适应算法的 Scaler II MegaCore 功能以及新的 AvalonStreaming (AvalonST)视频监视和跟踪系统 IP 内核，简化了视频处理应用的开发。 通信 102班，姓名 青瓜 基于 FPGA的计数器 设计 4 增强收发器设计和验证 —— 更新了 Arria V FPGA 的收发器工具包支持，进一步提高收发器数据速率(对于 Stratix V FPGA，高达 Gbps)。 Verilog HDL 硬件描述语言 Verilog HDL 是一种硬件描述语言（ HDL:Hardware Discription Language） ，是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL 和 VHDL 是目前世界上最流行的两种硬件描述语言，都是在 20 世纪 80 年代中期开发出来的。 前者由Gateway Design Automation 公司（该公司于 1989 年被 Cadence 公司收购）开发。 两种HDL 均为 IEEE 标准。 语言 简介 Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 被 建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。 数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。 所有这些都使用同一种建模语言。 此外， Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模 拟、仿真语义。 因此，用这种语言编写的模型能够使用 Verilog 仿真器进行验证。 语言从 C 编程语言中继承了多种操作符和结构。 Verilog HDL 提供了扩展的建模能力，其中许多扩展最初很难理解。 但是， Verilog HDL 语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。 当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 主要能力 基本逻辑门，例如 and、 or 和 nand 等都内置在语言中。 用户定义原语（ UDP）创建的灵活性。 用户定义的原 语既可以是组合逻辑原语，也可以是时序逻辑原语。 开关级基本结构模型，例如 pmos 和 nmos 等也被内置在语言中。 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。 可采用三种不同方式或混合方式对设计建模。 这些方式包括：行为描述方式 — 使用过程化结构建模；数据流方式 — 使用连续赋值语句方式建模；结构化方式 — 使用门和模通信 102班，姓名 青瓜 基于 FPGA的计数器 设计 5 块实例语句描述建模。 Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。 线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。 能够描述层次设计 ，可使用模块实例结构描述任何层次。 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。 Verilog HDL 不再是某些公司的专有语言而是 IEEE 标准。 人和机器都可阅读 Verilog 语言，因此它可作为 EDA 的工具和设计者之间的交互语言。 Verilog HDL 语言的描述能力能够通过使用编程语言接口（ PLI）机制进一步扩展。 PLI 是允许外部函数访问 Verilog 模块内信息、允许设计者与模拟器交互的例程集合。 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（ RTL）到算法级，包括 进程和队列级。 能够使用内置开关级原语在开关级对设计完整建模。 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。 Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。 这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。 在行为级描述中， Verilog HDL 不仅能够在 RTL 级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。 能够使用门和模块实例化语句在结构级进行结构描述。 Verilog HDL 的混合方式建模能 力，即在一个设计中每个模块均可以在不同设计层次上建模。 Verilog HDL 还具有内置逻辑函数，例如 amp。 （按位与）和（按位或）。 高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。 可以显式地对并发和定时进行建模。 提供强。