基于fpga的开关磁阻电机调速系统的设计毕业设计(编辑修改稿)内容摘要:
调速的重要手段,若比较寄存器的值逐渐增大,输出脉冲的开启时间变大, PWM占空比逐渐变大 ,功率器件输出给电机电枢的能量增加,电机加速;若比较寄存器的值减小,输出脉冲的开启时间变小, PWM占空比逐渐变小,功率器件输出给电机电枢的能量减少,电机减速。 PWM波产生电路如图: 图 12 PWM波产生电路 、 PID 控制原理 常规模拟 PID控制系统原理框图如图 13所示 比 例 环 节积 分 环 节微 分 环 节被 控 对 象给 定 e ( t )r ( t )++++u ( t )f ( t ) 图 13 PID控制原理图 PID控制器是一种线性器,它根据给定值 r(t)与实际输出构成控制偏差: ( ) ( ) ( )e t r t c t (51) 将此偏差的比例( P)、积分( I)和微分( D)通过线性组合构成控制量,对被控对象进行控制。 其控制规律为: 0 ()( ) [ ( ) 1 / ( ) ]t DPI T d e tU t K e t T e t d t dt (52) 其传递函数: ( ) ( ) / ( ) ( 1 1 / )P I DG S U S E S K T S T S (53) 式中, PK 为比例系数, IT 为积分时间常数, DT 为微分时间常数。 、 本设计系统 PID模块的实现 本设计所采用的是增量式 PID算法,所谓增量式 PID是指数字控制器的输出只是控制量的增量。 当执行机构需要的控制量是增量,而不是位置量的绝对数值时,可以使用增量式 PID控制算法进行控制。 增量式 PID 控制算法可以通过式( 59)推导出。 由式( 59)可以得到控制器的第 k- 1个采样时刻的输出值为: 11 0 ( 1 ) ( 2 )[ ( 1 ) ]kk p j djiT e k e ku k e k e TTT ( 510) 将式( 5- 8)与式( 510)相减并整理,就可以得到增量式 PID控制算法公式为: 1k k ku u u ( ) 2 ( 1 ) ( 2 )[ ( ) ( 1 ) ( ) ]pd iT e k e k e kk e k e k e k TTT [ ( ) ( 1 ) ] ( ) [ ( ) 2 ( 1 ) ( 2 ) ]p i dk e k e k k e k k e k e k e k ( 511) 增量式 PID控制算法与位置式 PID 算法式( 58)相比,计算量小的多,因此在实际中得到广泛的应用。 PID 算法最终可以化简为 U k q 0 e k q 1 e k 1 q 2 e k 2 ,其可以很容易利用 FPGA内部的 IP核实现。 本系统利用一个减法器,实现误差值的求取,采用三个乘法器实现公式当中的乘法,再利用一个加法器相加,最终得到计算结果,在通过一个比较器,当计算结果大于 0 时输出高电平,计算结果小于 0 时,输出一个低电平,在 NIOS当中读取该电平的状态,根据该状态值增加或者减小 PWM脉冲宽度的值,达到脉宽调制的效果。基于fpga的开关磁阻电机调速系统的设计毕业设计(编辑修改稿)
相关推荐
输入。 时基电路可以由石英晶体振荡电路构成,假设晶振频率 1MHz,经过 6次十分频就可以得到秒脉冲信号。 译码显示电路由八段译码器完成。 数字钟硬件电路设计 本系统拟采用 Altera 公司 Cyclone 系列的 EP2C3T144 芯片。 选用该款芯片的原因是: ① Altera 公司的 Quartus II 开发环境非常友好、直观,为整个系统的开发提供了极大的方便; ② 该 FPGA
2l OC192 帧结构数据 数据传送 发送方向的数据传送 发送方向功能框图见图 22。 来自 OC192 成帧器的 16 路 622Mbit/s 数据是字节对准的,它们与 622MHz 时钟同步,传送的 12 路 时钟信号同步。 成帧器有 效 数 据帧同步编码串并转换串并转换数 据 输 出 图 22 发送方向数据加工流程图 接收方向的数据传送 在接收方向 ( 见图 23) ,来自 12
b=fir1(N,wn,window);③b=fir1(N,wn,’ftype’);④b=fir1(N,wn, ’ftype’,window)。 其中N表示滤波器的阶数,wn是截止频率,取值在0到1之间,它是以采样频率的一半为基准频率的归一化值,1对应采样频率的一半,b为滤波器的系数向量h(n)(按降幂排列),window用于指定窗函数种类,缺省为海明窗,窗函数的长度为N+1。
1Y1181Y2161Y3141Y4122Y192Y272Y352Y431G12G19VCC20GND10U374HC244DRnCEnCSEPM_JTAG_TDOEPM_JTAG_TDIEPM_JTAG_TCKEPM_JTAG_TMSEPM_DATAOUTEPM_nCEEPM_nCSEPM_JTAG_TCKEPM_JTAG_TDOEPM_JTAG_TMSEPM_DATAOUTEPM_JTAG_T
juchibo。 ARCHITECTURE SYN OF juchibo IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file :
时钟综合,还具有降 低抖动和实现过滤功能。 嵌入式块 RAM( BRAM)。 大多数 FPGA 都具有内嵌的块 RAM,这大大拓展了 FPGA的应用范围和灵活性。 BRAM 可被配置为单端口 RAM、双端口 RAM、内容地址存储器 ( CAM)以及 FIFO 等常用存储结构。 CAM 存储器在其内部的每个存储单元中都有一个比较逻辑,写入 CAM 中的数据会和内部的每一个数据进行比较