基于fpga的基于dds技术的信号发生器设计(编辑修改稿)

基于fpga的基于dds技术的信号发生器设计(编辑修改稿)内容摘要：

juchibo。 ARCHITECTURE SYN OF juchibo IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file : STRING。 intended_device_family : STRING。 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC。 address_a: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END COMPONENT。 BEGIN q = sub_wire0(9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 END SYN。 AM 产生程序设计及仿真 通过 C++做一个方波的 ROM，输入是 1024 个（ 102 ） ,输出为 10 位（ 102 ），编译运行后，找出 ，通过 quarter将后缀 ROM后，会得到 AMvhd。 编译后仿真得到如下波形。 程序 LIBRARY ieee。 USE。 LIBRARY altera_mf。 USE。 ENTITY am IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock : IN STD_LOGIC。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END am。 ARCHITECTURE SYN OF am IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file : STRING。 intended_device_family : STRING。 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC。 address_a: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END COMPONENT。 BEGIN q = sub_wire0(9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 END SYN。 DSB 产生程序设计及仿真 通过 C++做一个方波的 ROM，输入是 1024 个（ 102 ） ,输出为 10 位（ 102 ），编译运行后，找出 后缀的文件将其转换为 ，通过 quarter将后缀 文件做成 ROM后，会得到。 编译后仿真得到如下波形。 程序 IBRARY ieee。 USE。 LIBRARY altera_mf。 USE。 ENTITY ssb IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock : IN STD_LOGIC。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END ssb。 ARCHITECTURE SYN OF ssb IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file : STRING。 intended_device_family : STRING。 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC。 address_a: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 END COMPONENT。 BEGIN q = sub_wire0(9 DOWNTO 0)。 altsyncram。