基于fpga的dds信号发生器的研究本科毕业论文(编辑修改稿)

基于fpga的dds信号发生器的研究本科毕业论文(编辑修改稿)内容摘要：

能仿真，对适配后形成的最终电路进行时序仿真。 也就是说只 要有了 Quartus II 这个集成开发环境，就基本上可以完成 Altera 公司 FPGA 开发过程中的所有工作。 另外，为了方便设计， Quartus II 还提供了免费 LPM 模块供用户调用，如计数器、存储器、加法器、乘法器等。 除了这些免费的 LPM 模块外， Altera 公司还开发了有偿 IP 核提供给有需要的用户使用。 这些 LPM 模块和IP 核都大大简化了设计过程，缩短了开发周期。 Quartus II 支持多种 输入方式，常用的有： （ 1）原理图输入：这种方法最直观，适合顶层电路的设计； （ 2）硬件描述语言输入：包括 AHDL、 VHDL 及 Verilog HDL 输入。 采用硬件描述语言的优点易于使用自顶向下的设计方法、易于模块规划和复用、移植性强、通用性好。 （ 3）网表输入：对于在其他软件系统上设计的电路，可以采用这种设计方法，而不必重新输入， Quartus II 支持的网表文件包括 EDIF、 VHDL 及 Verilog 等格式。 这种方法的优点是可以充分利用现有的设计资源。 本章小结 本章主要对本次设计所选择的开发平台进行简单介 绍。 FPGA 因为其不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，所以成为首选。 软件部分主要是对 Quartus II 进行简单的介绍。 第 4 章 系统实现 设计要求 采用 DDS 技术设计一个信号发生器，其原理框图如图 41 所示： 图 41 DDS 信号发生器原理框图 设计要求如下： 具有产生正弦波、方波、三角波三种周期性波形； 输出信号频率范围 1Hz~5MHz，重复频率 可调，频率步进间隔小于等于 1Hz； 输出信号幅值范围 ~10V（峰 峰值），信号幅值和直流偏移量可数控调节； 具有稳幅输出功能，当负载变化时，输出电压幅度变化不大于 177。 3%（负载电单 片 机最 小 系 统显 示键 盘F P G A电 源模 块输 出信 号高 速D / A放 大滤 波驱 动 阻变化范围： 50Ω~正无穷）； 具有显示输出波形类型、重复频率等功能。 系统方案论证与比较 产生 DDS 信号波形方案的选择 目前主流的 DDS 信号发生器方案有两种： 方案一、采用专用 DDS 集成芯片实现的信号发生器； 方案二、采用单片机 +FPGA 实现的 DDS 信号发生器。 比较这两种方案，专用 DDS 芯 片内部的波形数据存放在 ROM 型存储器中，波形数据无法修改故而只能产生固定波形的信号，但系统比较容易实现。 而采用单片机 +FPGA 实现的 DDS 信号发生器则是将波形数据存储器改为 FPGA 上的RAM 行存储器，波形信号能实时改变，在利用单片机系统进行控制和处理后，能实现 DDS 任意波形发生器，功能更加完善，更新更加方便。 故本设计选用方案二。 单片机处理器比较选择 方案一：采用 AT89C51 单片机处理电路，其拥有并行 I/O 口 32 个，对于实际应用来说远远不够，且不具备自带 AD、 DA，使得电路结构复杂。 方案 二： C8051F360单片机内部资源非常丰富，是目前功能最全、速度最快的 51内核 SoC单片机之一，包括告诉 8051微处理器内核，扩充终端处理系统， 256字节内部 RAM， 1024字节 XRAM和 32KB的闪速存储器，多达 39个 I/O引脚，两个内部振荡器和片内调试电路，能很好的完成本系统所需的单线程，键盘功能分支程序控制。 在本设计中选用方案二。 系统理论分析及设计 总体设计 本设计采用单片机 +FPGA 实现的 DDS 信号发生器，整个 DDS 信号发生器 由单片机子系统、 FPGA 子系统、模拟子系统 三部分组成，系统原理框图如下图42 所示： L C D 模 块L C D 模 块C 8 0 5 1 F 3 6 0I / O I D A 04 X 4 键 盘 接 口4 X 4 键 盘 接 口L C D 模 块 接 口L C D 模 块 接 口地 址 译 码 电 路地 址 译 码 电 路D D S 子 系 统D D S 子 系 统4 X 4键 盘4 X 4键 盘高 速D / A转 换器V R E F高 速D / A转 换器V R E F低 通滤 波 器低 通滤 波 器放 大电 路放 大电 路驱 动电 路驱 动电 路数 控 电 位 器数 控 电 位 器3344参 考 时 钟直 流偏 移量 控制信号输出幅 值 控 制D BA BC B 图 42 系统原理框图 主要技术参数的分析与确定 DDS 信号发生器的技术指标取决于 DDS 系统的时钟频率、相位累加器的位数、波形数据表的长度等参数，下面对这些参数进行讨论，以选择适合的模拟电路元件以实现高质量的 DDS 信号。 输出带宽 当频率控制字 M=1 时，输出信号的最低频率为 Nclko ff 2min,  （ 41） 式中，为参考时钟频率， N 为相位累加器的位数。 当 N 取很大值时，最低输出频率可以认为达到 DDS 最低频率的零频。 DDS 的最高输出频率由参考时钟周期和一个周期波形采样点数决定，若采样点数为 X，则最高输出频率为 Xff clko max, （ 42） 频率分辨率 频率分辨率由下式决定： Nclkff 2 （ 43） 在此式中，当 N 取值足够大时， DDS 信号可以达到很高的信号分辨率。 DDS 信号的质量 由于 DDS 信号发生器采用全数字设计，不可避免在采样时会带来 D/A 产生的幅度量化噪声和相位累加运算截断产生的相位噪声。 改善 DDS 信号质量的主要方法有：增加波形存储器和 D/A 的字宽；增加每个周期数据的样本数，提高外部参考时钟频率和通过低通滤波器来改善输出信号质量。 综合上述讨论和对器件成本以及硬件系统 复杂度的考虑， DDS 子系统的参数确定如下： 1． 参考时钟频率： 40MHz； 2． 频率控制字的位宽： 32 位； 3． 相位累加器的位宽： 32 位； 4． 波形存储器的地址位宽： 8 位； 5． 波形存储器的数据位宽： 8 位。 数字部分电路设计 该 DDS 信号发生器的数字部分包括单片机子系统、 FPGA、高速 D/A 转换器、人机接口（ 12864 点阵式 LCD 模块和 44 矩阵式键盘）。 单片机子系统需要完成键盘输入、液晶显示、向 FPGA 传送数据、输出信号幅值和直流偏移量的数字控制等功能。 本设计中 DDS 信号发生器的键盘主要用于选择信号波形、输 入频率值、控制输出信号幅值和直流偏移量。 0～ 9 键用于输入频率值，其中 0～ 3 键还用于选择输出波形； Hz 键用于输入给定频率值的确认键；波形选择键用于选择波形； A+键用于增加信号幅值， A键用于减少信号幅值 ,D+键用于增加直流偏移量， D键用于减少直流偏移量。 单片机控制程序包括主程序和键盘终端服务程序。 主程序完成初始化和键值输入处理功能，键盘终端服务程序只完成键值读入功能。 键盘终端中断程序完成键盘中断服务。 FPGA 内部的 DDS 子系统包括地址译码电路、 LCD 模块接口、 44 键盘接口和 DDS 子系统。 其中地址译码器用 来产生外部数据存储器和 I/O 接口的片选信号， LCD 模块 LCD12864 与单片机之间采用并行接口将单片机处理后的数据显示出来， 44 键盘接口电路包括分频电路、键盘扫描电路、行值编码器和消抖 电路实现按键转换成二进制编码、键值数据端口与单片机总线接口连通、键值有效时的中断信号和消抖功能， DDS 子系统由频率字寄存器、相位累加器、波形数据存储器等几部分组成以根据输入控制要求产生多种波形信号。 高速 D/A 转换器采用 AD。