基于fpga的16qam调制解调电路设计毕业设计论文(编辑修改稿)

基于fpga的16qam调制解调电路设计毕业设计论文(编辑修改稿)内容摘要：

何实现调制解调器的软件化是实现软件无线电通用性、开放性的关键环节。 多数传统的数字调制解调是利用专门的调制解调芯片实现的，固化的硬件极大限制了设计的灵活性。 本文在 FPGA 这一软件无线电平台上采用 verilog 语言的方式实现 16QAM 调制解调，灵活性好。 重庆邮电大学本科毕业设计（论文） 5 第三节 本文内容和结构 近些年，对数字 QAM 调制解调研究的相关文献比较多。 数字 QAM 调制解调技术自提出至今虽然己经得到长足的发展，但研究的重心往往偏于 QAM 调制解调的各种模块的算法实现。 关于如何运用这些模块搭建一个完整的 QAM 调制解调系统，并使其满足设计性能的要求，目前相关的研究方法并不是很多。 另外无线信道的复杂度对QAM 解调也提出了严峻的挑战。 所以，研究 QAM 调制解调技术及其 FPGA 实现有着及其重要的现实意义。 本课题主要将对 QAM 调制解调技术进行研究，在深入研究理论的基础上完 成调制解调系统中关键模块 的设计实现。 本文主要讨论了 16QAM 调制解调器中载波恢复、正交相干解调、要求在一片 FPGA芯片上实现，工作量较大，具有一定难度。 利用 Quartus II 软件搭建了 16QAM 调制解调系统，是系统算法的快速实验平台，对整个系统有着举足轻重的作用。 载波恢复采用 DDS 实现，既简单又快速。 采样判决采用门限设计来实现。 第四节 本章小结  第一章介绍了课题背景、意义、 QAM 技术发展概要及应用现状和论文内容。  第二章分析了 16QAM 调制解调的整体设计， 16QAM 顶层模块原理和程序实现。  第三章分析了 16QAM 调制的原理与设计， 16QAM 发送端各个模块的程序实现。  第四章分析了 16QAM 解调的原理与设计， 16QAM 接收端各个模块的程序实现。  第五章给出了各个分模块在 Quartus II 软件平台上的仿真结果和调制、解调系统整体调试。  第六章总结了本文的主要内容和创新点，指明了下一步的研究方向。 重庆邮电大学本科毕业设计（论文） 6 第二章 QAM 调制解调整体设计 引言：正交幅度调制 16QAM 是一种振幅和相位的联合键控。 在多进制联合键控体制中，相位键控的带宽和功率占用方面都具有优势，即带宽占用小和比特信噪比要求低。 因此 MPSK 和 MDPSK 体制为人们所喜用。 但是，在 MPSK 体制中，随着 M 的增大，相邻相位的距离逐渐减小，使噪声容限随之减小，误码率难于保证。 为了改善在 M 大时的噪声容限，发展出了 QAM 体制。 在 QAM 体制中，信号的振幅和相位作为两个独立的参量同时受到调制 [1]。 本章介绍了 16QAM 调制解调的原理，对原理及性能进行了数学分析，揭示了 16QAM 体制的优势所在，并用 SystemView 软件对整个 系统进行行为级的仿真，为之后的 FPGA 实现提供了理论依据和可行性验证。 第一节 16QAM 调制的方法和原理 16QAM 调制信号可以表示为： 2( ) [ ( ) ( ) ]j ftm e m c m su t R A jA g t e ， ( 1, 2 , .. ., , 0 )m M T   ( ) c o s 2 ( ) sin 2 ,m c m sA g t ft A g t ft () 式中 mcA和 msA是电平值，这些电平值是通过将 2 比特序列映射为二进制 4 电平振幅而获得的，()gt为信号脉冲，f是正交载波频率， M 为进制数， 16QAM 调制中M 为 16。 在调制过程中，作为调制信号的输入四路数据两两结合，分别进入两个电平转换器，转换成两路 4电平数据，两路 4电平数据 mcA和 msA分别被载波 cos2 ft和 sin2 ft调制，然后相减，即可得到 16QAM 信号。 例如一个 16 位正交幅度调制信号的星座图如图 所示，该星座图是通过用16QAM 中 M＝ 4PAM 的信号对每个正交载波进行振幅调制再将两路幅值映射到x， y 轴得到的，星座点数为 4 4 16。 图 M=16 的 QAM 信号星座图 同时 16QAM 调制信号还可以这样表示： 重庆邮电大学本科毕业设计（论文） 7 2( ) [ ( ) ]mj j ftm e mu t R V e g t e ( 1 , 2 , .. ., , 0 )m M t T   () ( ) c os( 2 ) ,mmV g t ft 上式中22m mc msV A A， 1ta n ( / )m ms mcAA ，由此可以看出， QAM 调制信号可以看成是幅度和相位的联合调制。 如果 2kM，那么 QAM 方法就可以达到以符号速率/BRk同时发送 2logkM个二进制数据。 对于 16QAM，系统能同时发送 4个串行二进制数据。 图 给出了 QAM 调制器的框图。 图 QAM 调制器框图 将 (21)式变形，令 1 1 2 2( ) ( ) ( ) ( ) ( )m m mu t u t f t u t f t () 其中 1 ( ) 2 / ( ) c o s ( 2 )gf t g t ft 2 ( ) 2 / ( ) sin ( 2 )gf t g t ft 12[ , ]m m mu u u [ / 2 , / 2 ]m c g m s gAA () 脉冲信号()gt的能量为g，由此可得任意两个信号间的欧氏距离是： ()m in || ||e mnd u u 平衡调制器 相位变换 平衡调制器 发送滤波器 本地振荡 发送滤波器 串 /并转换 二进制数据 QAM信号 重庆邮电大学本科毕业设计（论文） 8 22[ ( ) ( ) ] / 2g m c nc m s nsA A A A    () 当信号幅值取 { ( 2 1 ) , 1 , 2 , ..., }m M d m M  时，两点间欧氏距离最小，为：()min 2e gdd。 第二节 16QAM 解调方法和原理 解调实质上是调制的逆过程，在理想情况下， 16QAM 信号的频带利用率为2log ( / / )M b s Hz，目前，对 QAM 信号的解调方法很多，其主要方法有以下三种：模拟相干解调、数字相干解调、全数字解调。 本文采用数字相干解调法对 QAM 进行解调，原理如图 所示： 图 QAM 解调器框图 在接收端接收到的调制信号分别和两路相互正交的载波信号相乘，化简之后相同信号的表达式为： ( ) ( ) cosI t Y t wt ( c o s s i n ) c o smmA w t B w t w t 1 1 1c o s 2 s in 22 2 2m m mA A w t B w t   () 正交信号表达式为： ( ) ( ) sinQ t Y t wt ( c os si n ) si nmmA w t B w t w t 1 1 1c o s 2 + sin 22 2 2m m mB B wt A wt   () 其中 ()m mcA A g t， ()m msB A g t， ( ) c o s s inmmY t A w t B w t， 2wf， 经过 2wf， 经过解调得到同相与正交两路相互独立的多电平基带信号，然后把多重庆邮电大学本科毕业设计（论文） 9 电平基带信号经过低 通滤波器滤去高频载波之后得到直流分量为 /2mA 和 /2mB ，再进行采样判决、 L2 值电平转换和并 /串转换还原出基带信号。 此处 4L 时为16QAM 相干解调。 第三节 本章小结 本章对 QAM 调制解调相关的基础理论进行了研究，分别给出了调制端和解 调端的原理图。 在调制端，基带脉冲成形原理是一个及其重要的部分，这里对与模块设计相关的基带成形作了说明。 在解调端，对解调理论当中的基本原理作了阐述。 本章通过对 QAM 调制解调相关理论的重点阐述，为后面进一步研究 QAM调制解调的仿真和 FPGA 实现都打下了很好的基础。 重庆邮电大学本科毕业设计（论文） 10 第三章 QAM 调制器分模块设计 通常，一个电子系统有多个不同的功能模块构成，但总有一个模块将所有模块连接起来，完成整个电子系统的协同工作，这个模块就是顶层模块。 由顶层向底层逐层展开设计，各功能模块的内部结构逐级得到深化和细化。 第一节 FPGA 概述 接收端采取这种“自顶向下”（ Top→down ）的设计方法从系统级设计入手，在顶层进行功能方框图的划分和结构设计；在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述；在功能一级进行验证，然后用逻辑综合优化工具生成具体的门级逻辑电路的网表 [10]。 因为硬件描述语言可以比较抽象的层次上描述设计的结构和内部特征，而对系统进行行为描述的目的是在系统设计的初始阶段，通过对系统行为描述的仿真来发现系统设计中存在的问题。 逻辑综合功能将高层次的系统行为设计自动翻译成门级逻辑的电路描述，做到了设计与工艺的独立。 软件设计工作主要采用 Altera 公司 的 Quartus II 软件进行自顶向下的设计和 Verilog 语言进行行为级描述设计， Quartus II 是美国 Altera 公司自行设计的一种 CAE 软件工具，方便利用 EDA 方式设计 ASIC 芯片，支持嵌入式系统的开发、 DSP Builder、 SOPC 开发、 Signal Tap 逻辑分析仪、LogicLock 优化技术等，是一个有力的开发工具。 Verilog 是一种以文本形式来描述数字系统硬件结构和行为的语言，可以从上层到下层逐层描述设计思想，用一系列分层次的模块表示复杂的数字系统，并逐层进行仿真验证，把具体的模块组合由综合工具转换成门级网表，最后利用布局布线工具把网表转化为具体电路结构 [11]。 本次设计中接收端的数字信号处理是建立在有符号数的运算上进行的。 有符号数与无符号数的对应关系为：一个 8 比特数系统可以产生 256 种不同的组合（ 0 至 255），其中前 128 种组合（ 0 至 127）表示正数，而后 128 种组合（ 128 至255）表示负数。 无符号数的 0 至 255 对应于有符号 数的 1 至 128 和 0 至 +127。 假设 0 至 255 按顺时针方向组成一圆周，则正数应从 0 向顺时针的方向数，而负数应从 0 向逆时针的方向数。 因此，对一个正数的二进制码取反加 1 则得到相应负数的二进制码。 正数的最高位均为 0 而负数的最高位均为 1[3]。 如表 31 所示。 重庆邮电大学本科毕业设计（论文） 11 表 31 无符号数与有符号数的对应关系 无符号数 二进制码 16 进制码 有符号数 0 0000 0000 00 0 1 0000 0001 01 +1 2 0000 0010 02 +2 … … … … 127 0111 1111 7F +127 128 1000 0000 80 128 129 1000 0001 81 127 … … … … 254 1111 1110 FE 2 255 1111 1111 FF 1 顶层模块源代码 //顶层模块 module top(clk, //系统时钟 rst, //复位 en, //使能信号 data_in, //1bit 信号输入 data_out, //16QAM 信号输出 DATA_I, //I 路对应的量化值 DATA_Q)。 /。