基于dds的正弦波信号发生器设计毕业论文(设计)(编辑修改稿)

基于dds的正弦波信号发生器设计毕业论文(设计)(编辑修改稿)内容摘要：

系统的总体框图如图 23，硬件连接图如图 24。 毕业论文 (设计 ) 基于 DDS 的正弦波信号发生器设计 7 1 5 环 环M C US P C E 0 6 1 AL C D 环 环 环D D SA D 9 8 5 0F M环 环 环 环 环 环 环 环1 K ~ 1 0 M H z环 环 环环 环 环 环环 环 P S K环 环 环 环 A S K环 环 环 环 环 A M环 环 环 环 环1 K 环 环 环D A CR O M环 环 环C P L D7 1 2 80 1 环 环图 23 系统设计框图 毕业论文 (设计 ) 基于 DDS 的正弦波信号发生器设计 8 IOA0IOA1IOA2IOA3IOA4IOA5IOA6IOA7IOA8IOA9IOA10IOA11IOA12IOA13IOA14IOA15IOB0IOB1IOB2IOB3IOB4IOB5IOB6IOB7IOB8IOB9IOB10IOB11IOB12IOB13IOB14IOB15OC1C111D22D33D44D55D66D77D88D91Q192Q183Q174Q165Q156Q147Q138Q12U1 74ALS573LCDCS1 CS2EW/RD/IS1S2S3S4S5GNDVCCCS1CS2EW/RD/IGNDAD9850SPCE061AASK/PSKDB0DB1DB2DB4DB7 DB6 DB5 DB3WRESETDB6 DB7DB0 DB1 DB2 DB3 DB4 DB5 ResetReset 图 24 系统硬件连接图 第三 章 硬件模块设计  正弦信号发生 模块 正弦信号产生模块的主要部分是 AD9850。 AD9850 芯片简介 AD9850 是 AD 公司采用先进的 DDS 技术于 1996 年推出的高集成度 DDS 频率合成器，它内部包括可编程 DDS 系统、高性能 DAC 及高速比较器，能实现全数字编程控制的频率合成器和时钟发生器。 接上精密时钟源， AD9850 可产生一个频谱纯净、频率和相位都可编程控制的模拟正弦波输出。 此正弦波可直接用作频率信号 源或转换成方波用作时钟输出。 AD9850 引脚图如表 31： 毕业论文 (设计 ) 基于 DDS 的正弦波信号发生器设计 9 管脚名称 管脚编号 类型 描述 IOA[15:8] 46~39 输入输出 IOA[15:8]:双向 IO 端口 IOA[7:0] 34~27 输入输出 IOA[7:0]:通过编程，可设置成唤醒管脚 IOA[6:0]:与 ADC 输入公用 IOB[15:11] IOB10 IOB9 IOB8 IOB7 IOB6 IOB5 IOB4 IOB3 IOB2 IOB1 IOB0 50~54 57 58 59 60 61 62 63 64 65 66 67 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 输入输出 IOB[15:11]:双向 IO 端口。 IOB10~0 除用作普通的 IO端口，还可以作为： IOB10：通用异步串行数据发送管脚 Tx IOB9： TimerB 脉宽调制输出管脚 BPWMO IOB8: TimerA脉宽调制输出管脚 APWMO IOB7：通用异步串行数据接收管脚 Rx IOB6：双向 IO 端口 IOB5：外部中断源 EXT2 的反馈管脚 IOB4：外部中断源 EXT1 的反馈管脚 IOB3：外部 中断源 EXT2 IOB2：外部中断源 EXT1 IOB1：串行接口的数据传送管脚 IOB0：串行接口的时钟信号 DAC1 12 输出 DAC1 数据输出管脚 DAC2 12 输出 DAC2 数据输出管脚 X32I 2 输入 32768Hz 晶振输入管脚 X32O 1 输出 32768Hz 晶振输出管脚 VCOIN 70 输入 PLL 的 RC 滤波器连接管脚 AGC 16 输入 AGC 的控制管脚 MICN 19 输入 麦克风负向输入管脚 MICP 21 输入 麦克风正向输入管脚 V2VREF 14 输出 电压源 5mA的驱动电流，可用作外部 ADC 输入线，通道的最高参考输入电压，不可作为电压源使用 MICOUT 18 输出 麦克风 1阶放大器输出管脚，管脚外接电阻决定 AGC增益倍数 OPI 17 输入 麦克风 2 阶放大器输入管脚 VEXTREF 23 输入 ADC 输入线，通道的最高参考输入电压管脚 VMIC 25 输出 麦克风电源 VADREF 22 输出 AD 参考电压（由内部 ADC 产生） VDD 5,69 输入 逻辑电源的正向电压 VSS 10,26,71 输入 逻辑电源和 IO 的参考 地 VDDIO 37,38,56 输入 IO 端口的正向电压管脚 VSSIO 35,36,48 输入 IO 端口的参考地 AVDD 24 输入 模拟电路（ A/D、 D/A和 2V稳压源）正向电压 表 31 SPCE061A引脚功能 毕业论文 (设计 ) 基于 DDS 的正弦波信号发生器设计 10 AD9850 芯片管脚功能图如图 31: CLKIN9WLCK7FQ_UP8RST22D04D13D22D31D428D527D626D7/LOAD25IN15IN+16V+6V+23V+11V+18IOUTB20IOUT21QOUT13QOUTB14DACBL17GND5GND10GND19GND24RSET12时钟输入端写时钟端复位端数据输入端数据输入端数据输入端数据输入端数据输入端数据输入端数据输入端数据输入端数据输入端输入电压负端输入电压正端数字电源数字电源数字电源数字电源DAC 输出DAC 输出时钟输出时钟输出悬空数字地模拟地模拟地数字地限流电阻 图 31 AD9850芯片管脚功能图 AD9850 组成框图如图 32： 环环环环环 环 环 环 环环 环 环 环 环∑ 环 环 环 环 环环 环 环 环 环 ∑D A C L P F环 环 环 环 环 环 环 环环 环 环 环 环环 环环 环图 32 AD9850组成框图 AD9850 工作方式介绍 AD9850 的控制字有 40 位 ,其中 32 位是频率控制位 ,5 位是相位控制位 ,1 位是电源休眠控制位 ,2 位是工作方式选择控制位。 在应用中 ,工作方式选择位设为00 , 因为 01 ,10 ,11 已 经预 留作 为工 厂测 试用。 相 位控 制位 按增 量180176。 ,90176。 ,45176。 ,22. 5176。 ,11. 25176。 或这些组合来调整。 频率控制位可通过下式计算得到 : OUTf = ( W) / 2 （ 31） 其中 : 要输出的频率值。 为参考时钟频率。 W 为相应的十进制频率控制字 , 然后转换为十六进制即可。 相位控制字的计算 毕业论文 (设计 ) 基于 DDS 的正弦波信号发生器设计 11 AD9850中有 5 bit用于相位控制。 因此，相位控制的精度为 360176。 /25 =176。 ，用二进制表示为 00001，根据实际需要，设置不同的相位控制字就可以实现精确的相位控制。 表 32给出了相移与相位控制字之间的对应关系。 相移 /（176。 ） 相位控制字 0 00000 00010 00100 00110 01000 01010 01100 01110 10000 10010 10100 10110 11000 11010 11100 11110 表 32 相移与相位控制字之间的关系 AD9850 有串行和并行两种控制命令字写入方式。 图 33 是控制字并行输入的时序图。 并行输入方式下，在 W_CLK 的上升沿装入 8位数据，并把指针指向下一个输入寄存器，连续 5 个 W_CLK 上升沿后， W_CLK 的边沿不再起作用，直到复位信号或 FQ_UD 上升沿把地址指针复位到第一个寄存器。 在 FQ_UD 的上升沿把 40 位数据从输入寄存器装入到频率 /相位数据寄存器 (更新 DDS 输出频率和相位 )。 串行输入方式下，在 W_CLK 的上升沿把一位数据串行移入，当移动 40 位后， FQ_UD 的上升沿即可更新输出频率和相位。 但是要注意的是 ,此时数据输入端的三个管脚不可悬空 ,其中 D0 ,D1 脚接高电平 ,D2 脚要接地。 图 34 是相应的控制字串行输入的控制时毕业论文 (设计 ) 基于 DDS 的正弦波信号发生器设计 12 序图 图 33 控制字并行输入的时序图 图 34 控制字串行输入的时序图 图 35 AD9850结构 毕业论文 (设计 ) 基于 DDS 的正弦波信号发生器设计 13 因为要 考虑到 FM 调频，本系统使 AD9850 工作于并行方式接线，以提高频率的切换速度。 从而达到调制 1K 正弦波的要求。 参考时钟使用 42M 晶振，设计低通滤波器时，就要去掉 42M 的高频干扰。 DDS 输出的带宽比较高，低通滤波器要采用 LC 做成 7 阶切贝雪夫低通滤波。 其连接图如图 36。 图 36 AD9850 连接图 而且，应在电路中使用一个截止频率为 10MHz 的 7 阶切比雪夫滤波器 , 其电路图如图 37所示。 在滤波器的设计过程中 ,能否准确实现高 Q值的电感 ,直接影响着滤波器的最终性能。 300pFC1488pFC2488pFC3488pFC4705HL1 763HL2 705HL3in out 图 37 切贝雪夫低 通滤波器  输出电压放大模块 要达到 6V177。 1V的带负载输出，我们先使用宽频运放 AD8056 做前级放大，为了达到合适的电压增 益，我们使用了两级放大切换，改变放大的级数以便适应增益要求 ；经运放输出的电压电流较弱，带负载 能力不强，所以要在运放的后级加上一级。