基于eda技术的电子秒表设计与实现_课程设计(编辑修改稿)

基于eda技术的电子秒表设计与实现_课程设计(编辑修改稿)内容摘要：

录下了，循环进行此步骤，就可以将 8 到数据依次记 录在记忆模块中了。 选择输出模块子程序 （ 1）选择输出模块的 VHDL 程序及它的子程序 SLECT8_1 和 CNT8 见附录 2.选择输出模块的程序流程图如下图： JYMK CLR=1 D0～ D7=0 ,i=0 JISHU 键是否按下 i=i+1 记忆模块程序流程图 D0～ D7 保持不变 Qi=Di Y N N Y 武汉理工大学《能力拓展训练》课程设计说明书 16 （ 2）程序流程图的分析 选择输出模块的作用是将数字秒表记录下来的各路时间数据依次在数码管上输出。 它设置了一个清零端 CLR，只要 CLR 为 0，选择输出模块的输出马上置零， i 的值也置零。 在 CLR 端不为 0 的前提下，判断 SELRCE1 是否被按下，若被按下，则 i 的值加一，再将 Di 的值赋个 Y，再判断 CLR 及 SELECT1 的状态，将下一路数据选择输出，这样就可以讲数字秒表记录下来的各道数据依次在数码管上显示出来。 4 数字秒表的仿真与实验 本章将通过 QUARTUSⅡ软件以及 EDA 实验箱对设计进行硬件和软件仿真，通过仿真波形和 EDA 实验箱数码管显示出的波形来验证设计 的正确性。 数字秒表的 QUARTUSⅡ软件仿真 一、实验目的：验证计数模块的正确性 二、实验所用仪器：电脑一台， QUARTUSⅡ软件 XZSCMK CLR=0 Y=0， i=0 SELETI 是否被按下 i=i+1 Y=Di Y=Di N Y Y N 选择输出模块程序流程图 武汉理工大学《能力拓展训练》课程设计说明书 17 三、建立波形文件进行波行仿真 （一）、计数模块的波形仿真及分析 计数模块子程序 CNT FANGXIANGQI 和 CNT6 的仿真波形分别如下图 : CNT10 的仿真波形图 T’触发器的仿真波形图 CNT6 的仿真波形图 波形分析： ①、从 CNT10 的仿真波形来看，当 EN=1， CLR=0 时，计数器正常计数，在计数已满的时候，进位端输出高电平，到 CLR=1 是，计数器的输出置零，当 EA=0s是 ,计数器保持原有的输出不变。 故该计数器的功能符合设计要求。 ②、从 T’触发器的波形来看，当清零端为零时，触发器输出为 0，当清零端为 1的时候，时钟脉冲上升沿来时，触发器的状态发生改变。 故该触 发器的功能符合设计要求。 ③ CNT6 的波形分析同 CNT10. 计数模块的仿真波形图如下图： 武汉理工大学《能力拓展训练》课程设计说明书 18 计数模块的仿真波形图 波形分析：从计数模块的仿真波形来看，当 CLR=0 时，计数模块的输出为 0，当 CLR 为 1 的时候，按下 STOP 键后计数器开始计数 ,再次按下后计数器停止计数。 故计数模块的功能符合设计要求。 （二）、记忆模块的波形仿真机分析 记忆模块子程序 REG3 CNT DECODER38 的仿真波形如下图所示： REG32 的仿真波形图 DECODER38 的仿真波形图 CNT8 的仿真波形图 波形分析： ①、从 REG32 的波形来看，当 EN=1 时，将输出数据保存下来，当 EN=0 时寄存器保持原来的数据部变。 故该寄存器的功能符合设计要求。 ②、从 DECODER38 的仿真波形来看，当地址输入为不同地址时，输出的 8 为数据只有一位为 1。 故该译码器符合设计要求。 ③、从 CNT8 的仿真波形来看，当 CLR=1 时，计数器清零，当 CLR=0 时，计数武汉理工大学《能力拓展训练》课程设计说明书 19 器正常工作。 故该计数器符合设计要求。 记忆模块的仿真波形如下： 记忆模块的仿真波形图 波形分析： 当 CLR 为 1 时记忆模块的输出为 0，当 CLR 不 为 0 时，按下 JISHU 键，则依次记录各道输入数据。 故该记忆模块符合设计要求。 （三）、选择输出模块的波形仿真及分析 选择输出模块子程序 SELECCT8_1 的仿真波形如下图： SELECT8_1的仿真波形图 武汉理工大学《能力拓展训练》课程设计说明书 20 波形分析： 当地址输入端 AR 为不同的地址时， Y 端分别输出 D0 至 D7 的数据，实现了选择输出的功能。 注：选择输出模块子程序 CNT8 的程序与记忆模块的 CNT8 的程序一样 ， 在此不赘叙。 选择输出模块的仿真波形如下图： 选择输出模块的仿真波形图 波形分析： 从选择输出模块的波形来看，当 CLR 为 1 时，选择输出模块输出为 0，当 CLR不为 0 时，当依次按下 SELECT 1 键的时候，依次选择输出 8 道输入数据。 （四）、译码模块的波形仿真 1，译码模块子程序 HC4511 的仿真波形如下： CH511的仿真波形图 波形分析： 武汉理工大学《能力拓展训练》课程设计说明书 21 从 CH4511 的波形来看，输出的各位数据，分别为输入数据的字形码。 符合共阴极 7 端显示数码管译码的要求。 故该译码器符合设计要求。 译码模块的仿真波形图如下图： 译码模块的仿真波行图 波形分析：从译码模块的仿真波形图来看， 8 位输出分别输出的是 DIN 输入数据的字形码 ，故符合译码的要求。 （五）、由计数模块和记忆模块连接成的 HXMK 的仿真波形如下， HXMK 的VHDL 程序见附录 3。 HXMK的仿真波形图 波形分析： 武汉理工大学《能力拓展训练》课程设计说明书 22 从 HXMK 的波形来看，当 CLR=1，是输出置零，当 CLR 不为 0 时，当 JISHU键依次按下的时候 ,就将所记录的时间数据记录下了，该模块把计数模块和记忆模块 连接在一起，从而实现记忆模块将计数模块的记录的数据保存下来。 （六）、由 HXMK 与选择输出模块连接在一起构成的 DCMK 的仿真波形图如下图， DCMK 的 VHDL 程序见附录 3。 DCMK的仿真波形图 波形分析： 从 DCMK 的波形来看，当 CLR=1 后 ,模块的输出为 0，计时开始，连续按下 JISHU 键，记录了 8 道数据，再按下 STOP 键停止计数，连续按下 SELECT1 键，输出了， 前面记录的 8 道数据，该模块将 HXMK 及选择输出模块的功能结合在一起，实现了计数和选择输出的功能，故符合设计要求。 （七）、由 DCMK 和 YMMK 组成的顶层模块 SHUXIMIAOBIAO 模块的仿真波形如下图， SHUZIMIAOBIAO 的 VHDL 程序见附录 3。 武汉理工大学《能力拓展训练》课程设计说明书 23 波形分析： 当 CLR=1 时，数字秒表清零，开始计数，连 续按下 JISHU 键，依次记录 8 道数据，然后按下停止键，停止计数，连续按下 SELECT1 键，就可以依次输出各道数据的字形码，从而在数码管上依次显示各道时间。 数字秒表的顶层模块是由DCMK 及 YIMAMK 组成，集合了这两个模块的功能，从而实现了数字秒表的功能 EDA 实验箱的硬件仿真 一、实验目的：用硬件仿真验证数字秒表设计的正确性 二、实验仪器： EDA 试验箱，电脑一台， QUARTUSⅡ软件。 三、 EDA 实验箱仿真的引脚锁定如下表： 数字秒表功脚 实验箱对应外围端口 1K30 对应引脚 数字秒表功脚 实验箱对应外围端口 1K30 对应引脚 数字秒表功脚 实验箱对应外围端口 1K30 对应引脚 Y(0) A1 118 Y(11) D3 138 Y(22) 10 C6 Y(1) B1 121 Y(12) A4 137 Y(23) 13 D6 Y(2) C1 120 Y(13) B4 141 SELECT1 44 琴键 1 Y(3) D1 128 Y(14) C4 140 STOP 46 琴键 2 Y(4) A2 122 Y(15) D4 143 CLK 59 CLK3 武汉理工大学《能力拓展训练》课程设计说明书 24 Y(5) B2 131 Y(16) A5 142 CLR 47 琴键 3 Y(6) C2 130 Y(17) B5 7 Y(7) D2 133 Y(18) C5 144 Y(8) A3 132 Y(19) D5 9 Y(9) B3 136 Y(20) A6 8 Y(10) C3 135 Y(21) B6 1 数字秒表的引脚锁定图 武汉理工大学《能力拓展训练》课程设计说明书 25 总结 本设计利用基于 VHDL 的 DEA 设计工具，采用大规模可编程逻辑器件的FPGA，通过设计芯片来实现系统功能。 用 EDA 技术设计数字系统，在每一层次上，都有描述、划分、 综合、和验证四种类型的工作。 把系统设计输入到 EDA软件，可以用图形输入，硬件描述语言或者二者的混合输入。 划分、综合、和验证采用 EDA 软件平台自动完成。 其实是采用了模块化是设计思想，将整个设计化分为计数模块、记忆模块、选择输出模块和译码模块，首先将各个模块的功能通过硬件描述语言描述出来，用软件仿真波形验证其正确性。 在此基础上将各个模块通过原件列化语句连接在一起，构成数字秒表电路系统，实现数字秒表的各个功能。 在软件设计和软件仿真完成后，再通过 EDA 实验箱进行硬件仿真，再次验证系统的正确性。 在硬件和软件仿真过程 中，验证了时钟秒表的各项功能的正确，满足计数指标，但是在设计中还存在一些不足，比如在计数的时候，数码管的输出时为 0的，不能看见当时已总共计了多少时，其次在数据输出的时候要依据数据的大小来判断输出数据的道数等。 希望通过进一步的学习能够解决以上出现的设计缺点，在此基础上丰富数字秒表的功能。 武汉理工大学《能力拓展训练》课程设计说明书 26 参考文献 [1].潘松等 .EDA 技术实用教程 [M].科学出版社 .2020 年 [2].潘松等 .VHDL 教程 [M].西安电子科技大学出版社 .2020 [3].郑俭锋 .VHDL 设计及实现 [M].电子设计应用 .2020 [4].谭会生，张昌凡 .DA 技术及应用（第三版） [M].西安电子科技大学出版社 [5].潘松等 .VHDL 实用教程 [M].成都：电子科技大学出版社 .2020:369,370,371 [6].康华光 .电子技术基础数字部分 (第五版 ).高等教育出版社 .2020 武汉理工大学《能力拓展训练》课程设计说明书 27 附录 1 数字秒表电路图 武汉理工大学《能力拓展训练》课程设计说明书 28 附录 2 数字秒表明细表 序号 代 号 名 称 型号或规格 数量 备注 1 FPGA FPGA EP1K30144_3 1 2 R0 电阻 10K 4 3 R1 电阻 1 4 R2 电阻 5K 1 5 C1 电容 1uf 1 6 C2 电容 1 7 SW 按键 SWPB 4 武汉理工大学《能力拓展训练》课程设计说明书 29 附录 3 数字秒表源程序代码 CNT10 源程序代码： LIBRARY IEEE。 USE。 USE。 ENTITY CNT10 IS PORT (CLK: IN STD_LOGIC。 CLR: IN STD_LOGIC。 ENA: IN STD_LOGIC。 CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT: OUT STD_LOGIC)。 END CNT10。 ARCHITECTURE ART OF CNT10 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLK, CLR, ENA) BEGIN IF CLR=39。 139。 THEN CQI=0000。 ELSIF CLK39。 EVENT AND CLK=39。 139。 THEN I。