电压控制lc振荡器设计与总结报告(编辑修改稿)

电压控制lc振荡器设计与总结报告(编辑修改稿)内容摘要：

的输入输出端与地之间连接大容量的滤波电容，靠近芯片的输入引脚加小容量高频电容以抑制芯片自激，输出引脚端连接高频电容以减小高频噪声。 C 2 310uFC 2 90 . 1 u FC 2 70 . 0 1 u FU6L M 7 8 1 2123VIGNDVOC 2 80 . 1 u FC 1 4220uFC 3 00 . 0 1 u FC 1 20 . 0 1 u F＋ 15 － 20VC 2 1470uFC 2 60 . 1 u FU7L M 7 8 0 5123VIGNDVOC 3 10 . 0 1 u F0图 电源电路图 21 各单元电路分别做在五块 PCB板上，制版时，元器件排放尽可能靠近集成电路的管脚，特别是振荡回路走线尽可能短，电路板空白处大面积接地，以减小分布参数对电路的影响，其中低通滤波器，压控振荡器和功率放大器做在一块板子上，并用金属盒屏蔽，以隔离数字电路部分产生的谐波，能有 效防止谐波频率干扰，提高输出信噪比。 功率放大电路的设计 功率放大电路如图。 利用三极管 9018将压控振荡芯片 MC1648的 3脚输出的电压进行放大，后级的三极管 3DA5109工作在丙类状态，可以提高功率放大器的效率。 图 功率放大电路图 放大器效率可由式。 ％＝ 100EoutPP () 其中 Pout为输出功率， PE为电源消耗的功率。 在输出功率不变的情况下， PE越小，效率越 高。 VCO 输出的电压经三极管 9018 后，通过可调电阻 R4形成一个交流电压并联负反馈，三极管 9018工作在甲类放大状态，在频率改变的情况下，电压负反馈使输出电压 Uout1稳定在 1V177。 后一级电路可以进一步提高放大器的工作效率。 调整 C3和 L3的值，使得其谐振频率为 30MHz，此时当输出接 50Ω 负载时，输出电压为 Uout2，调整电感 L3的抽头，使 Uout2取得最大值，此时功率最大。 调整放大管 3DA5109的导通角 θ =70176。 左右，可以提高功放的效率。 为了防止失真过大，输出端采用并联谐振回路。 当负载为容性时， 采用串联谐振回路。 22 这样可以使输出功率和效率都达到最大值。 在该电路中，要保持输出电压 Uout1稳定在 1V177。 ，需要增加一个自动增益负反馈电路（ AGC）。 输出电压 Uout1和压控振荡芯片 MC1648 的第 5脚相连。 峰 峰值检测显示电路的设计 该电路由一个二极管 2AP30和一个电容构成。 其原理图如。 输入电压加到该电路中，正半周时二极管导通，对电容充电，对应一个电压值；负半周时二极管截止，电容放电。 因充电时间小，而放电时间常数很大，故运放输入端加进的是一个脉动直流源。 经直流放大器后，输出 一个大约几伏的直流电压 U0。 U0 与给出峰 峰值电压的关系曲线通过实验得到，如图 （ b）所示。 然后将输出电压经 AD 转换后送入 FPGA 就可以直接测得电压峰 峰值。 (a) 峰 峰值测量电路 (b) Uo － Vpp 曲线 图 峰 峰值测量原理 立体声模块的设计 立体声发射芯片 BA1404 是该设计的核心部分，内部结构方框图如图。 它主要由前置音频放大器 (AMP)，立体声调制器 (MPX)， FM调制器及射频放大器组成。 图 BA1404内部结构方框图 该芯片 采用低电压、低功耗设计，电压在 1V至 3V间 ，典型值为 ： 最大功耗 500mW，静 23 态电流为 3mA。 左右声道各通过一个时间系数为 50μs 的预加重电路把音频信号输入到BA1404内部。 利用内部参考电压改变变容二极管的电容值，从而实现频率调整。 其中 7脚之间接一个 38KHz的晶振，电路图如图。 图 立体声模块电路图 频率的计算 VCO 输出频率 的范围是 14～ 45MHz。 首先应确定参考频率 fr, ， fr为步长（频率间隔）的整数倍。 频率间隔 fr’ 可由式。 Rff rr 39。 () 由于 R值是固定的，只能从 8个参考值中选择，采用。 对其进行247。 R分频。 R取 2048，进行分频得到 5kHz 的脉冲信号作为频率间隔 fr’。 该值可通过 FPGA改变。 由 fr 确定的 N值和 A值的范围应该在 MC145152范围内（ A的范围 0～ 63， N的范围 0～1023），并 且必须满足 N＞ A。 采用吞咽脉冲计数的方式，式。 只要 N＞ A，尽管 P为固定值，但合理选择 N和 A的值， ∑即可连续。 24 APNPANPA  )()1(＝ () 此时 fc 被锁定在：   rc fAPNf  () 其中 N为 0～ 1023； A为 0～ 63； P=64(由 MC12022确定 )。 现举例计算确定 A、 N 的值，使输出频率为 fc=5MHz，步长 fr’ = 5KHz (前面已经给出计算过程 )。 由式 计算可得（ PN+A） =5M247。 5K=1000， 1000247。 64=。 由此可得，N=15,A= 64=40。 通过此方法可以方便的算出每个频率对应的参数。 3. 软件设计 软件设计的关键是对 PLL芯片 MC145152的控制以及测频显示。 软件实现的功能是： ① 设定频率间隔 fr 247。 R，即确定调频步进； ② 设定分频系数 A、 N的值，以得到需要的输出频率； ③ 测量输出频率并显示； ④ 显示时间； ⑤ 控制 ADC0809的工作； ⑥ 产生自制音源； ⑦ 驱动液晶显示器； MC145152的控制和显示部分的程 序设计 相关软件采用 VHDL硬件描述语言编写。 VHDL是用于逻辑设计的硬件描述语言，成为 IEEE标准。 利用它，硬件的功能描述可完全在软件上实现。 它支持自顶向下（ Top Down）和基于库（ Library Based）的设计方法，支持同步电路、异步电路、 FPGA以及随机电路的设计，范围很广，语言的语法比较严格，给阅读和使用都带来极大好处。 图 为软件设计流程图。 选用晶振频率为 ，首先确定其频率间隔，对其 进行247。 R 分频，若 R 取 2048，得到频率间隔为 5kHz。 这样改变计数方法，可以使调频 步进分别为 5kHz， 100kHz和 500kHz。 分为三个档，若选择的档位不同， A、 N值的计算可由前述的公式来完成，但是在编程过程中并不是将该算法存入程序，而是寻找到 A、 N 的变化规律，找到简单的计算方法。 表 31 为步进不同时分别对应的 A、 N值，限于篇幅，只取其中一部分，通过观察可发现其变化规律。 频率范围 14～ 45MHz。 A、 N的初始值为 16和 31。 图32 为参数计算的流程图。 当步进分别为 1kHz、 10kHz、 100kHz 时， A 的值分别增加 10 25 和 36，由于 A值的范围是 0～ 63，而且必须满足 NA的条件，所以 当 A 值大于 63 时， A值变为 A－ 64。 图。 其中的参数计算规律在图 流程图中列出。 在程序设计中，不需要将每个变化都存入 FPGA，而是使用一个变量 fa，其值分别对应不同的步进取值为 20或 36，选择档位不同， fa就取相应的值即可。 这样节省了系统资源，可根据设定频率确定 A、 N值并送到 MC145152中。 程序详见附录。 表 31 频率间隔为 5KHz， 100KHz， 500KHz 时对应的 A、 N 值例表（部分） 5KHz A值 N值 100KHz A值 N值 500KHz A值 N值 48 93 4 94 20 95 49 93 24 94 56 96 50 93 44 94 28 98 51 93 0 95 0 100 52 93 20 95 36 101 53 93 40 95 8 103 54 93 60 95 44 104 55 93 16 96 16 106 56 93 36 96 52 107 57 93 56 96 24 109 58 93 12 97 60 110 26 图 软件设计流程图 图 参数计算流程图 27 频率测量部分的程序设计 频率测量是对设定的输出频率进行实时测定并显示。 相关软件利用 VHDL 语言来编写。 该程序包括 4个模块：分频器、测频控制器、计数器和锁存器。 最终将测得的数据锁存后送到液晶显示出来。 图。 利用计数器对被测频率脉冲计数，当时钟周期为1S时测得的脉冲个数即为所测频率。 由于采用的实验小板的晶振是 50MHz，首先对其分频，得到一个 1KHz 的时钟信号作为测频控制器的时钟信号。 而测频控制器是为了完成自动测频而设计的。 它控制计数器的工作，使其计数周期为 1S,1S之后就停止计数，将此时的计数值送入锁存器锁存，同时对计数器清零，开始下一个周期的计数，该计数值就是测得的频 率。 该控制器产生三个控制信号： t_en。 rst_t。 load分别作为计数器的使能、清零和锁存器的使能信号，完成测频三步曲：计数、锁存和清零。 程序详见附录。 图 频率测量原理框图 ADC0809 的控制程序设计 相关软件用 VHDL硬件描述语言编写。 程序设计主要是对 ADC0809的工作时序进行控制。 ADC0809是八位 MOS型 A/D转换器，可实现 8路模拟信号的分时采集，片内有 8路模拟选通开关，以及相应的通道地址锁存用译码电路，其转换 时间为 100μ s。 START是转换启动信号，高电平有效； ALE是 3位通道选择地址（ ADDA,ADDB,ADDC）信号的锁存信号。 当模拟量送至某一输入端时（如 IN1 或 IN2等），由 3位地址信号选择，而地址信号由 ALE 锁存； EOC当启动转换约 100μ s后， EOC产生一个负脉冲，以示转换结束；在 EOC的上升沿，若使输出使能信号 OE 为高电平，则控制打开三态缓冲器，把转换好的 8位数据结构输至数据总线。 至此 ADC0809的一次转换结束。 28 (a)ADC0809 引脚图 (b) ADC0809 工作时序图 图 ADC0809 引脚和工作时序图 采用状态机来设计 ADC0809的控制程序。 其状态转换图如图 所示。 一共分为 6个状态。 从图中可以清晰的地看出 ADC0809的工作过程。 设计程序详见附录。 图 ADC0809 控制程序状态转换图 液晶显示驱动的程序设计 3． 4． 1 系统设计 该部分程序用 VHDL 硬件描述语言编写。 利用液晶显示屏来显示设定频率、实测频率、电压峰 峰值、时间和自制音源中存储的 曲目。 采用的液晶是 MDLS系列 字符型液晶显示模块（ LCM）。 LCM由字符型液晶显示屏（ LCD），控制驱动电路 HD44780及其扩展驱动电路 HD44100等组成。 HD44780是字符型液晶显示模块的控制器。 分为控制部分和驱动部分，控制部分产生其内部工作时钟，控制着各个功能电路的工作，管理着字符发生器 CGRAM和 CGROM，显示存储器 DDRAM。 其中 CGROM为已固化好的字模库， CGRAM为可随时定义的字符字模库，根据用户不同的定义可调出所需要显示的字符。 图 FPGA与液晶显示模块的接口图。 Vdd 29 是 +5V 逻辑电源 ,V0 是液晶驱动电源 ,Vss是电源地 .。 D7～ D0 为数据总线，接收来自外部的数据。 RS 为寄存器选择， RS=‘ 0’时取指令， RS＝‘ 1’时取数据。 R/W 为数据操作选择，为 1 时是读操作，为 0 时为写操作。 E 是使能信号，为 1时整个系统才开始工作。 HD44780有 8 条指令，指令格式非常简单，利用 FPGA 驱动字符型液晶显示模块主要是对这 8条指令进行控制。 图 FPGA 与液晶显示模块接口图 系统设计包含 FPGA 和字符型液晶显示模块两部分。 FPGA 的设计主要包含时钟模块（ clock）、液晶显示器 译码模块（ lcd_decoder）和液晶显示器驱动模块（ lcd_driver）。 时钟模块（ clock） 是对显示时间的预置，即液晶显示器显示的内容。 液晶显示器译码模块（ lcd_decoder）是把输入的时间译成与之对应的液晶显示器的专用二进制代码。 例如：要在液晶显示屏幕上显示数字 3，必须把 3译码成二进制代码 00110011，才能在显示屏幕上得到所需显示的数据。 液晶显示器驱动模块（ lcd_driver）驱动液晶显示器模块。 FPGA 内部电路原理图如图。 30 图 FPGA 内部电路原理图 FPGA 内部。