tms320c54x与tlc320ad50的通信系统的设计(编辑修改稿)

tms320c54x与tlc320ad50的通信系统的设计(编辑修改稿)内容摘要：

4x 的外设包括 (1)l通用 I/O 引脚， XF 和 BIO (2)l定时器 (3)l PLL 时钟产生器 (4)l HPI 口 8 比特或 16 比特 (5)l同步串口 (6)l带缓存串口 BSP (7)l多路带缓存串口 McBSP (8)l时分复用串口 TDM (9)l可编程等待状态产生器 (10)l 可编程 bank switching 模块 (11)l 外部总线接口 (12)l 标准 JTAG 口 依赖其并行的工艺特性和片上 RAM 双向访问的性能，在一个机器周期内， C54x 可以执行4 条行并行存储器操作：取指令，两操作数读，一操作数写。 使用片内存储器有三个优点 :高速执行（不需要等待） ,低开销 ,低功耗。 C54x 程序存储区有片内 ROM 、 DARAM、 SARAM ，这些区域可以通过软件配置到程序空间。 当地址落在这些区域内，自动对这些区域进行访问，当地址落在这些区域以外，自动产生对外部存储器的访问。 片内 ROM（ 4K 16K 24K 28K 或 48K 字）可能包括的内容有： (1)l引导程序，可以从串口、外部存储器、 I/O 口或 HPI 口引导 (2)l256 字的率 扩展表 (3)l256 字的 A 率扩展表 6 (4)l 256 字的正弦表 (5)l中断矢量 TLC320AD50 的内部结构 简图图 1最上面第一通道为模拟信号输入监控通道，第二通道为模拟信号转化为数字信号（ A/D）通道，第三通道为数字信号转化为模拟信号（ D/A）通道，最下面一路是 AD50 的工作频率和采样频率控制通道。 本文所述的输入时钟（ MCLK）为 ， A/D与 D/A 的采样频率为 MCLK/（ 128*N） Hz（ N为 AD50C 的第 4 个寄存器 4~6 位所设）。 图 42 TLC320AD50的内部结构简图 7 TLC320AD50 与 DSP 的引脚连接方式 图 43 AD50 与 DSP 连接方式 复位电路 在上电或复位过程中，控制 CPU 的复位状态：这段时间内让 CPU 保持复位状态，防止 CPU 发出错误的指令、执行错误操作，也可以提高电磁兼容性能。 复位电路如图 32 所示： TMS320C54x与其他微处理器一样，在启动时都需要复位。 使 CPU 及系统各部件处于确定的初始状态，并从初始状态 开始工作。 TMS320C54x 的复位信号是从 RST 引脚输入到芯片内的施密特触发器中的。 当系统处于正常的工作状态时，且振荡器稳定后，如 RST 引脚上有一个高电平并维持 2个机器周期（ 24 个振荡周期），则 CPU 就可以响应并将系统复位。 因外部的复位信号与内部时钟异步的，所以在每个机器周期的 S5P2 都对 RST 引脚上的状态采样。 当在 RST 端采样到“ 1”信号且该信号维持 19 个振荡周期以后，将 ALE 和 PSEN 接成高电平，使器件复位，在 RST 端电压变低后，经 1个～ 2个机器周期后退出。 PSEN 引脚拉成低电平，则会引起芯片进入不定状态。 8 +5V。