数显、声响倒计时电路设计方案(编辑修改稿)

数显、声响倒计时电路设计方案(编辑修改稿)内容摘要：

引脚功能如下： 1 脚 (VSS)：外接电源负端 VSS 或接地，一般情况下接地。 8 脚 (VCC)：外接电源 VCC，双极型时基电路 VCC 的范围是 ~ 16V， CMOS型时基电路 VCC 的范围为 3 ~ 18V。 一般用 5V。 7 3 脚 (Q)：输出端 Vo 2 脚 （ TR）： 低触发端 6 脚 （ TH） ： TH高触发端 4 脚 （ R） ： 是直接清零端。 当 端接低电平，则时基电路不工作，此时不论 、TH处于何电平，时基电路输出为 “0”，该端不用时应接高电平。 5 脚 （ CI） ： VC 为控制电压端。 若此端外接 电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只 电容接地，以防引入干扰。 7 脚 （ D）： 放电端。 该端与放电管集电极相连，用做定时器时电容的放电。 （ 2）原理图： 图 222 555 多谐振荡器 (3)参数计算 实验参数： R1=， R2＝ ， C1= 10nF， C2=10uf,Vcc＝ 5V。 振荡频率为 ： f=1/T=1/【 (R1+2R2)CLn2】 改变振荡频率的方法： 通过改变 R 和 C 的参数即可改变振荡频率。 8 输出脉冲的占空比为 q=T1/T=(R1+R2)/(R1+2R2).为了得到占空比为 50%的脉冲，可采用占空比可调的可调电路。 电容的充电电流和放电电流流经不同的路径，充电电流只经过 R1，放电电流只经过 R2，因此电容充电时间变为 T1=R1CLn2 而放电时间变为 T2=R2CLn2，故输出脉冲占空比为 q=R1/（ R1+R2）取 R1=R2 则可得到占空比为 50%的信号源。 经以上分析及计算 R1==R2,C2=10微法。 (4)仿真显示，结果显示周期为 1 秒，即信号频率为 10Hz。 图 223 仿真显示 1 秒信号源 减法计数器 减法计数器图： 9 图 231 减法计数器 利用 74LS192 实现十进制计数功能。 74LS192 具有双时钟输入并具有清除和预置数功能。 74LS192 管脚图 图 232 74LS192 管脚图 附、 74LS192 各个引脚功能如下： 1 1 9 管脚（ P0P3）：并行数据输入端 2 13 管脚 （ TCD）′ ： 借位输出端（低电平有效） 10 3 12 管脚 （ TCu） ′：进位输出端（低电平有效） 4 4 管脚 CPD：减法计数时钟输入端（上升沿有效） 5 5 管脚 CPU：加法计数时钟输入端（上升沿有效） 6 14 管脚 MR： 异步清零端 7 11 管脚： (PL) ′ :异步并行置入控制端（低电平有效） 8 7 管脚（ Q0Q3）：输出端 异步清除：当 MR=1 时，无论有无 CP，计数器立即清零， Q3~Q0 均为 0，称之为异步清除。 预置数：当 PL’＝ 0 时， Q3＝ D3， Q2=D2， Q1＝ D1， Q0=D0. 称之为预置数。 本电路中需将 MR 端置 0， PL’置 1， CPU置 1， CPD 为上升沿时，则 192 执行减法计数功能。 根据功能表当 PL’=1， MR=0 ， CPD 置 1 时若时钟脉冲加到 CPU端，则计数器在预置数的基础上完成加计数功能；当加计数到 9 时， TCU’端发出下跳脉冲完成进位。 若时钟信号加到 CPD 端，且 CPU=1，则计数器在预置数的基础上完成减计数功能，当减计数到 0 时， TCD’端发出借位下跳脉冲。 计数器完成并行置数。 ,在 CPD 端的输入时钟作用下，计时器再次进入下一循环减计数。 显示电路 显示电路图： 11 图 241 显示电路 电路显示部分主要为 数码管和 译码器。 我们所选用的是 74LS48，它是一个 BCD 七段译码启动器。 显示器电路的设计用七段发光二极管来显示译码器输出的数字。 7447A 译码器对应的显示器是共阳显示器。 12 利用译码器将二 —— 十进制（ BCD）码转换成七段信号，在驱动器的作用下驱动显示器的 a、 b、 c、 d、 e、 f、 g 七个发光段，推动发光数码管（ LED）进行显示。 如图 242 七段显示数码管 图 242 七段显示数码管 数码管使用条件 ： a、段及小数点上加限流电阻。 b、使用电压：段：根据发光颜色决定； 小数点：根据发光颜色决定。 c、使用电流 ：静态：总电流 80mA（每段 10mA）；动态：平均电流 45mA 峰值电流 100mA。 上面这个只是七段数码管引脚图，其中共阳极数码管引脚图和共阴极的是一样的。 其中， 74LS48 的四个输入端 A、 B、 C、 D 分别接 8421 码的响应输入端（ D为最高位）即 74LS192 的四个输出；七个输出端 a~g 接共阳七段显示器的对应端以驱动对应端亮。 接时应加限流电阻，以免烧坏元器件。 13 开机复位电路 计数器的工作是由信号源与手动开关共同控制的。 控制模块是由 J— K 触发器构成 ,而实验中所用到的 74LS107 是一个 T 触发器它的特性方程是 Q*=TQ’+T’Q，它具有比较强的逻辑功能，具有置 置 0、计数和保持功能。 通常在时钟后沿发生翻转。 表 25 JK 触发器逻辑功能表 J K Q* 状态 0 0 Q 保持 0 1 0 置 0 1 0 1 置 1 1 1 Q′ 翻转 其管脚如图 251 14 图 251 74LS107 管脚 图 74LS107 有 2 个 JK 触发器管脚功能 简单说明： 14 管脚分别接地和 Vcc. 12 管脚分别接 CLP时钟信号 13管脚分别接 CLR。 8 管脚分别接 J1 和 J2。 11 管脚分别接 K1和 K2。