数字电路与系统设计实验报告(编辑修改稿)

数字电路与系统设计实验报告(编辑修改稿)内容摘要：

位输入信号，Ｃ n1，Ｓ n1，Ｓ n2， Ｓ 2,Ｓ 1,Ｓ0 是它们的和。 在该电路中对Ａ 0 和Ｂ 0 相加是用一个半加器，对其它位都用全加器。 如果需要串接这些电路以增加相加的位数，那么它的第一级也必须是一个全加器。 半加器设计 半加器真值表 10 半加器原理图 半加器仿真波形 一位全加器设计 一位全加器可以由两个半加器和一个或门连接而成。 一位全加器原理图 一位全加器仿真波形 11 四位全加器 4 位全加器可以看做四个 1 位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个 1 位全加器级联实现 4 位全加器。 四位全加器原理图 四位全加器仿真波形 12 六、 实验结论与体会 采用图形编程法实现了四位全加器的设计，并完成了电路的设计编译、综合、逻辑仿真。 13 实验四 时序电路设计 一、 实验目的 学习利用 EDA 工具设计简单时序电路。 掌握简单时序电路的分析、设计、波形仿真、器件编程及测试方法。 二、 实验设备 基于 CPLD 的数字电路实验系统。 计算机。 三、 实验内容 用 D 触发器 DFF（或 74LS74）构成的 4 位 二进制计数器（分频器）。 四、 实验方法 根据 D 触发器的特性 设计 4 位二进制计数器电路 ，并在实验板上进行验证。 五、 实验 过程 4 位二进制计数器电路 异步计数器是指输入时钟信号只作用于计数单元中的最低位触发器，各触发器之间相互串行，由低一位触发器的输出逐个向高一位触发器传递，进位信号而使得触发器逐级翻转，所以前级状态的变化是下级变化的条件，只有低位触发器翻转后才能产生进位信号使高位触发器翻转。 异步计数器的工作原理如下图，通常由于采用异步时钟，工作延时比较大。 14 建立波形文件，对所设计电路进行波形仿真。 并记录 Q0、 Q Q Q3 的状态。 对所设计电路进行器件编程。 将 CLK 引脚连接到实验系统的单脉冲输出插孔，4 位二进制计数器输出端 Q0、 Q Q Q3 连接到 LED 显示灯， CLR、 PRN 端分别连接到实验系统两个开关的输出插孔。 由时钟 CLK 输入单脉冲，记录输入的脉冲数，同时观测 Q0、 Q Q Q3 对应 LED 显示灯的变化情 况。 六、 实验结论与体会 通过这次的实验，我对计数器无论从功能还是原理方面都有了较为系统的了解和学习。 15 实验五 模 60 循环计数器 一、 实验目的 掌握 74161 的使用。 掌握多芯片级联方法。