数字电子课程设计-数字频率计的设计(编辑修改稿)

数字电子课程设计-数字频率计的设计(编辑修改稿)内容摘要：

种限制。 160 的计数是同步的，靠 CP 同时加在四个触发器上而实现的。 当 CEP、 CET 均为高电平时，在 CP 上升沿作用下 Q0－ Q3 同时变化，从而消除了异步计数器中出现的计数尖峰。 对于 74160，只有当 CP 为高电平时， CEP、 CET 才允许由高至低电平 的跳变，而 74LS160的 CEP、 CET 跳变与 CP 无关。 160 有超前进位功能。 当计数溢出时，进位输出端（ TC）输出一个高电平脉冲，其宽度为 Q0 的高电平部分。 在不外加门电路的情况下，可级联成 N 位同步计数器。 对于 74LS160，在 CP 出现前，即使 CEP、 CET、/MR 发生变化，电路的功能也不受影响。 TC 进位输出端 CEP 计数控制端 CET 计数器控制端 Q0Q3 输出端 CP 时钟输入端（上升沿有效） MR 异步清除输入端 （低电平有效） PE 同步并 行置入控制端（低电平有效） 74LS273 74LS273 是一种带清除功能的 8D 触发器， 1D～ 8D 为数据输入端， 1Q～ 8Q为数据输出端，正脉冲触发，低电平清除，常用作数据锁存器 ,地址锁存器。 D0～ D7：出入； Q0~Q7：输出 第一脚 WR：主清除端，低电平触发，即当为低电平时，芯片被清除，输出全为0（低电平）； CP（ CLK）：触发端，上升沿触发，即当 CP 从低到高电平时， D0~D7 的数据通过芯片，为 0 时将数据锁存， D0~D7 的数据不变。 74LS74 74LS74是具有置位复位的上升沿触发双 D 触 发器 ，每个触发器有数据输入 D、置位输入 复位输入 、时钟输入 CP）和数据输出 Q、。 、 的低电平使输出预置或清除，而与其它输入端的电平无关。 当 、 均无效（高电平式）时，符合建立时间要求的 D 数据在 CP 上升沿作用下传送到输出端。 四、 功能模块 根据上面的分析，数字频率计的基本电路由以下 六 个部分组成： 函数发生器 先由滞回比较器和 RC 电路组成的方波 三角波发生器电路。 三角波变为正弦波电路用折线法电路。 比较方便可以很快的调节出波形。 电路图及仿真结果如下： 放大整形电路 放大整形电路由二极管及 555 构成的施密特触发器构成。 被测信号经二极管限幅后， 又经施密特触发器整形后输出同频率的脉冲信号，通过测量脉冲信号的频率，就得到了被测信号的频率。 电路原理图及仿真结果。