eda课程设计-脉冲序列检测器的设计(编辑修改稿)

eda课程设计-脉冲序列检测器的设计(编辑修改稿)内容摘要：

为包含延时信息 (包括门延时和线延时 )。 反标文件含延时信息 , 使用标准格式 (SDF 格式 ) 表示。 编程文件用于对器件编程下载。 （ 8) 时序仿真 : 是最接近真实情况的一种仿真 , 因为该仿真含所有的延时信息和约束信息 (约束信息包含在网表文件 2 中 )。 时序仿真的输入需要测试激励、工艺库门级单元模型、网表文件 2 和反标文件。 如果网表文件 2 中含有延时信息 , 则不需要反标文件。 时序仿真的结果跟延时关系极大。 延时跟工艺有 关 , 特别是深亚微米工艺 , 线延时大大超过门延时 , 所以总延时跟布局布线关系极大。 如果仿真结果不对 , 要从约束、综合、布局布线、 RTL 级代码等环节上找原因 , 也可以借助时序分析工具找原因。 （ 9) 时序分析 : 使用 EDA 软件的时序分析功能能够分析所有时钟的频率、周期、关键路径和其他所有时钟路径上的延时信息 , 进行建立时间和保持时间分 10 析和输入到输出、输入到寄存器、寄存器到输出的延时分析等 , 从而可以找出不满足时序关系的原因所在。 时序分析是一个辅助功能 , 有时可以不做。 （ 10) 器件编程 : 指将适配后产生 的编程文件下载到 FPGA/PLD 器件中。 下载的过程就是一个改写器件内逻辑结构的过程 , 故称之为编程。 下载使用专用的编程器或者下载电缆。 器件的编程接口一般使用 10 针 JTA G 插座。 习惯上 , 对CPLD 器件的下载叫编程 , 对 FPGA 器件的下载叫配置。 CPLD 器件基于 EEPROM 工艺或者 FLA SH 工艺 , 掉电后信息不丢失。 而 FGA P 器件基于 SRAM 查找表工艺 , 掉电后编程信息会丢失 , 在下次上电后需要重新加载编程文件。 配置方式有多种模式 , 较常用的是 PS 模式 (调试时用 ) 和使用配置器件模 式 (产品中使用 ) , 它是使用一个 EPROM 型的配置芯片 , 先将编程数据烧写到配置芯片中 , 配置芯片跟 FPGA 使用专用接口引脚相连。 这样 , 上电后配置芯片自动给 FPGA 加载编程数据。 也可使用单片机进行配置。 （ 11) 系统验证 : 先将 FPGA 芯片在测试板上进行功能验证 , 然后再到实际系统中验证。 系统验证通过后就可以在产品中使用。 至此 , FPGA 芯片设计完成。 、硬件描述语言 VHDL VHDL 语言是一种用于电路设计的高级语言。 它在 80 年代的后期出现。 最初是由美国国防部开发出来供美军用来提高 设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。 VHDL 的英文全写是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 路硬件描述语言。 因此它的应用主要是应用在数字电路的设计中。 目前，它在中国的应用多数是用在 FPGA/CPLD/EPLD 的设计中。 当然在一些实力较为雄厚的单位，它也被用来设计 主要用于描述数字系统的结构，行为，功能和接口。 除了含有许多具有硬件特征的语句 外， VHDL 的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。 VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分 ,及端口 )和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是VHDL 系统设计的基本点。 11 底层嵌入功能单元： 底层嵌入功能单元是指那些通用程度较高的嵌入式功能模块，比如PLL(phase Locked Loop)、 DLL(Delay Locked Loop)、 DSP、 CPU 等。 本设计中用到了 PLL 嵌入式单元，该模块单元是通过开发平台的 IP 核生成器自动生成的（内嵌专用硬核里的内嵌专用硬核是有别于底层嵌入功能单元的，主要是指那些通用性相对较弱、不是所有 FPGA 器件都包括的硬核）。 与其他硬件描述语言相比， VHDL 具有以下特点： （ 1） 功能强大、设计灵活 VHDL 具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。 它具有多层次的设计描述功能，层层细化，最后可直接生成电路 级描述。 VHDL 支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。 VHDL 还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。 （ 2） 支持广泛、易于修改 由于 VHDL 已经成为 IEEE 标准所规范的硬件描述语言，目前大多数 EDA工具几乎都支持 VHDL，这为 VHDL 的进一步推广和广泛应用奠定了基础。 在硬件电路设计过程中，主要的设计文件是用 VHDL 编写的源代码，因为 VHDL易读和结构化，所以易于修改设计。 （ 3） 强大的系统硬件描述能力 VHDL 具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。 而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。 另外， VHDL 支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。 VHDL 支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。 （ 4） 独立于器件的设计、与工艺无关 设计人员用 VHDL 进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。 当设计描述完成后，可以用多种不同 的器件结构 12 来实现其功能。 （ 5） 很强的移植能力 VHDL 是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。 （ 6） 易于共享和复用 VHDL 采用基于库（ Library）的设计方法，可以建立各种可再次利用的模块。 这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。 序列检测器的设计特点及原理 （ 1）采用 FPGA 技术实现， 本创新型实验使用现在先进的热门的 FPGA 技术作为设计和实现手段。 FPGA 作为新兴的现代技术，在性能、速度、集成度，应用灵活性等方面都远远优越于 Asics，内部资源丰富，从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但却是一种更高层次的循环，它在更高层次上容纳了过去数字技术的优秀部分，对 (Micro Chip Unit) MCU系统是一种扬弃，并兼有串、并行工作方式，高速、高可靠性以及宽口径适用性等诸多方面的特点。 （ 2）实现汉明码编码器和译码器的集成化芯片化，本设计将汉明码的 编码功能模块和译码功能模块集成于一体，实现功能的集成化，这为编码译码功能的使用提供了方便。 同时，实现了设计成品的芯片化，将其功能集成在芯片之上，摆脱了过去用实际逻辑和模拟电路来实现设计的传统约束，功能的集成也提高了芯片资源的利用率。 （ 1）本实验采用 (8,4)编码即扩展汉明码，扩展汉明码实质上是在原汉明码 ,即 (7， 4)码的基础上，在每个码组后面增加 1位偶监督码元，原汉明码中码重W=3的码字 ,扩展后变成码重 W=4的码字，故最小码距也将由 d0=3 变为 d0=4。 编码方式如下表所示： 表 (8， 4)编码方案位信息 数据位 1 2 3 4 5 6 7 8 代码 P1 P2 D8 P3 D4 D2 D1 O 13 说明 第 1个汉明码 第 2个汉明码 第 1个数据码 第 3个汉明码 第 2个数据码 第 3 个数据码 第 4 个数据码 偶监督元 注： P 代表校验位； D 代表数据位； O代表偶监督元 （ 2）汉明码编码原理： (8,4)增余汉明码全码码元数 n=8，其中信息码元数 k=4.监督码元数 d=4，其监督矩阵为： 图。