高速pcb设计指南之一(编辑修改稿)

高速pcb设计指南之一(编辑修改稿)内容摘要：

系统工作在 50MHz 时，将产生传输线效应和信号的完整性问题；而当系统时钟达到 120MHz 时，除非使 用高速电路设计知识，否则基于传统方法设计的 PCB 将无法工作。 因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。 只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。 （二）、什么是高速电路 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说１／３），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号 快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。 因 此，通常约定如果线传播延时大于 1/2 数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。 信号从驱动端到接收端经过一段固定的时间，如果传输时间小于 1/2 的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。 反之，反射信号将在信号改变状态之后到达驱动端。 如果反射信号很强，叠加的波形就有可能会改变逻辑状态。 （三）、高速信号的确定 上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于 1/2 驱动 端的信号上升时间。 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在 PCB设计中由实际布线长度决定。 下图为信号上升时间和允许的布线长度 (延时 )的对应关系。 PCB 板上每单位英寸的延时为 .。 但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。 通常高速逻辑器件的信号上升时间大约为。 如果板上有 GaAs 芯片，则最大布线长度为。 设 Tr 为信号上升时间， Tpd 为信号线传播延时。 如果Tr≥4Tpd，信号落在安全区域。 如果 2Tpd≥Tr≥4Tpd，信号落在不确定区域。 如果 Tr≤2Tpd，信号落在问题区域。 对于落在不确定区域及问题区域的信号，应该使用高速布线方法。 （四）、什么是传输线 PCB 板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。 串联电阻的典型值 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。 将寄生电阻、电容和电感加到实际的 PCB 连线中之后，连线上的最终阻抗称为特征阻抗Zo。 线径越宽，距电源 /地越近，或隔离层的介电常数越高，特征阻抗就越小。 如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。 随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。 这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。 （五）、传输线效应 基于上述定义的传输线模型，归纳起来，传输线会对整个电路设 计带来以下效应。 反射信号 Reflected signals 延时和时序错误 Delay amp。 Timing errors 多次跨越逻辑电平门限错误 False Switching 过冲与下冲 Overshoot/Undershoot 串扰 Induced Noise (or crosstalk) 电磁辐射 EMI radiation 反射信号 如果一根走线没有被正确终结 (终端匹配 )，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。 当失真变形非常显著时可导致多种错误，引起设计失败。 同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。 如果上述 情况没有被足够考虑， EMI 将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。 反射信号产生的 主要原因 ：过长的走线；未被匹配终结的传输线，过量电容。