看下面两个程序：1．moduletop(clk，a，c)inputa，clkoutputc内容摘要：
这是因为在赋值时先计算等号右手方向（ RHS）部分的值，这时赋值语句不允许任何别的 Verilog 语句的干扰，直到现行的赋值完成时刻，即把 RHS 赋值给 LHS 的时刻，它才允许别的赋值语句的执行。 一般可综合的阻塞赋值操作在 RHS 不能设定有延迟， (即使是零延迟也不允许 )。 从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质上的延迟。 阻塞赋值的执行可以认为是只有一个步骤的操作： 计算 RHS并更新 LHS，此时不能允许有来自任何其他 Verilog语句的干扰。 所谓阻塞的概念是指在 同一个 always 块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后再。阅读剩余 0%
本站所有文章资讯、展示的图片素材等内容均为注册用户上传(部分报媒/平媒内容转载自网络合作媒体)，仅供学习参考。
用户通过本站上传、发布的任何内容的知识产权归属用户或原始著作权人所有。如有侵犯您的版权，请联系我们反馈本站将在三个工作日内改正。