学习笔记-fpga设计电子时钟(12864显示)(编辑修改稿)内容摘要：
end else begin min = min+139。 b1。 sec =0。 end else sec = sec +139。 b1。 time_out[47:40] = 839。 h30+(hour/10)。 time_out[39:32] = 839。 h30+(hour%10)。 time_out[31:24] = 839。 h30+(min /10)。 time_out[23:16] = 839。 h30+(min %10)。 time_out[15: 8] = 839。 h30+(sec /10)。 time_out[ 7: 0] = 839。 h30+(sec %10)。 end endtask endmodule 2代码 module LCD_init( //module LED( input lcd_clk, input sys_clk, input lcd_en, //1 is actived output reg LCD_RS, output reg LCD_RW, output reg LCD_EN, inout [7:0] LCD_DATA, output reg ACK )。 reg flag。 reg [7:0] lcd_data。 reg [7:0] State。 reg link_rs。 reg link_data。 parameter Idle =839。 b0000_0001, Basic_ =839。 b0000_0010, //basic instruction:0x30 Disp_set =839。 b0000_0100, //set show curse bling DDRAM_clear =839。 b0000_1000, //colunm address X Wait_clear =839。 b0001_0000, Point_set =839。 b0010_0000, Show_on =839。 b0100_0000, Stop =839。 b1000_0000。 reg [9:0] t。 //16*2*32=2^10 byte(8bits) /* LCD_RW LCD_DATA*/ assign LCD_DATA = link_data ? lcd_data: 839。 hzz。 /* LCD_RW LCD_EN */ always @ (posedge sys_clk) begin if(flag) begin LCD_RW =0。 LCD_EN = lcd_clk。 end else begin LCD_RW =139。 bz。 LCD_EN =139。 bz。 end end /* LCD_RS */ always @ (posedge lcd_clk) begin if(link_rs) LCD_RS =139。 b0。 else LCD_RS =139。 bz。 end /*Main state transter*/ always @ (posedge lcd_clk) begin case (State) Idle : begin if(lcd_en) begin link_rs=1。 State = Basic_。 end else State = Idle。 ACK =0。 flag =139。 b0。 lcd_data = 839。 hzz。 t = 0。 end Basic_ : begin flag =139。 b1。 link_data =139。 b1。 t = t +139。 b1。 if(t == 1) State = Disp_set。 else State = Basic_。 lcd_data = 839。 h30。 end Disp_set : begin State = DDRAM_clear。 lcd_data = 839。 h0c。 //show curse blink is off end DDRAM_clear : begin State = Wait_clear。 lcd_data = 839。 h01。 end Wait_clear : begin t =t +139。 b1。 link_data = 139。 b0。 flag =0。 lcd_data = 839。 hzz。 if(t == 30) State = Point_set。 else State = Wait_clear。 end Point_set : begin flag =139。 b1。 link_data =139。 b1。 State = Show_on。 lcd_data = 839。 h06。 //point。阅读剩余 0%
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