大学生电子设计竞赛报告-基于fpga的频谱分析仪研制(编辑修改稿)

大学生电子设计竞赛报告-基于fpga的频谱分析仪研制(编辑修改稿)内容摘要：

p。 amp。 Row_Addr_Sig 368 ) m1 = Row_Addr_Sig[7:0] 839。 d112。 else m1 = 839。 d0。 reg [7:0]n1。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) n1 = 839。 d0。 else if( Ready_Sig amp。 amp。 Column_Addr_Sig 95 amp。 amp。 Column_Addr_Sig 352 ) n1 = Column_Addr_Sig[7:0] 839。 d96。 else n1 = 839。 d0。 reg iswg。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) iswg = 139。 b0。 else if( ( Row_Addr_Sig 111 amp。 amp。 Row_Addr_Sig 368 ) amp。 amp。 ( Column_Addr_Sig 96 amp。 amp。 Column_Addr_Sig 354 ) ) iswg = 139。 b1。 else iswg = 139。 b0。 /************************************/ reg [7:0]m2。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) m2 = 839。 d0。 else if( Ready_Sig amp。 amp。 Row_Addr_Sig 111 amp。 amp。 Row_Addr_Sig 368 ) else m2 = 839。 d0。 reg [7:0]n2。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) n2 = 839。 d0。 else if( Ready_Sig amp。 amp。 Column_Addr_Sig 447 amp。 amp。 Column_Addr_Sig 704 ) n2 = Column_Addr_Sig[8:0] 939。 d448。 else n2 = 839。 d0。 reg issg。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) issg = 139。 b0。 else if( ( Row_Addr_Sig 111 amp。 amp。 Row_Addr_Sig 368 ) amp。 amp。 ( Column_Addr_Sig 448 amp。 amp。 Column_Addr_Sig 706 ) ) issg = 139。 b1。 else issg = 139。 b0。 /************************************/ reg isover。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) isover = 139。 b0。 else if( Row_Addr_Sig == 370 amp。 amp。 Column_Addr_Sig == 5 else isover = 139。 b0。 /************************************/ assign dis_over = isover。 assign Rom_Addr = iswg ? n1 : (issg? n2 : 839。 d0)。 assign Ram_wave_Addr = iswg ? n1 : 839。 d0。 assign Ram_spect_Addr = issg ? n2 : 839。 d0。 assign Red_Sig[5] = Ready_Sig?(iswg?Ram_wave_Data[m1]:(issg?Ram_spect_Data[m2]:139。 b0)) : 139。 b0。 assign Red_Sig[4] = Ready_Sig?(iswg?Ram_wave_Data[m1]:139。 b0) : 139。 b0。 assign Red_Sig[3] = Ready_Sig?(iswg?Ram_wave_Data[m1]:139。 b0) : 139。 b0。 assign Red_Sig[0] = Ready_Sig?(iswg?Ram_wave_Data[m1]:139。 b0) : 139。 b0。 assign Green_Sig[3] = Ready_Sig amp。 amp。 iswg ? Rom_Data[m1] : 139。 b0。 assign Green_Sig[2] = Ready_Sig amp。 amp。 iswg ? Rom_Data[m1] : 139。 b0。 assign Green_Sig[1] = Ready_Sig amp。 amp。 iswg ? Rom_Data[m1] : 139。 b0。 assign Green_Sig[0] = Ready_Sig amp。 amp。 iswg ? Rom_Data[m1] : 139。 b0。 assign Blue_Sig[4] = Ready_Sig amp。 amp。 issg ? Rom_Data[m2] : 139。 b0。 endmodule 同步模块 module sync ( CLK, RSTn, VSYNC_Sig, HSYNC_Sig, Ready_Sig, Column_Addr_Sig, Row_Addr_Sig,lcd_out_clk )。 input CLK。 input RSTn。 output VSYNC_Sig。 output HSYNC_Sig。 output lcd_out_clk。 output Ready_Sig。 output [10:0]Column_Addr_Sig。 output [10:0]Row_Addr_Sig。 /********************************/ reg [10:0]Count_H。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) Count_H = 1139。 d0。 else if( Count_H == 1139。 d927 ) Count_H = 1139。 d0。 else Count_H = Count_H + 139。 b1。 /********************************/ reg [10:0]Count_V。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) Count_V = 1139。 d0。 else if( Count_V == 1139。 d628 ) Count_V = 1139。 d0。 else if( Count_H == 1139。 d927 ) Count_V = Count_V + 139。 b1。 /********************************/ reg isReady。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) is。