[毕业设计精品]eda自动值更器课程设计

[毕业设计精品]eda自动值更器课程设计内容摘要：

when 4 = L=100。 Enable the fifth display. case aminuteL is when 0 = dled=XFC。 0 when 1 = dled=X60。 1 when 2 = dled=XDA。 2 when 3 = dled=XF2。 3 when 4 = dled=X66。 4 when 5 = dled=XB6。 5 when 6 = dled=XBE。 6 when 7 = dled=XE0。 7 when 8 = dled=XFE。 8 when 9 = dled=XF6。 9 when others = null。 end case。 when 5 = L=101。 Enable the sixth display. dled=X01。 Blanked. when 6 = L=110。 Enable the seventh display. case asecondH is when 0 = dled=XFC。 0 when 1 = dled=X60。 1 when 2 = dled=XDA。 2 when 3 = dled=XF2。 3 when 4 = dled=X66。 4 when 5 = dled=XB6。 5 when others = null。 end case。 when 7 = L=111。 Enable the rightmost display case asecondL is when 0 = dled=XFC。 0 第 10 页 共 23 页 when 1 = dled=X60。 1 when 2 = dled=XDA。 2 when 3 = dled=XF2。 3 when 4 = dled=X66。 4 when 5 = dled=XB6。 5 when 6 = dled=XBE。 6 when 7 = dled=XE0。 7 when 8 = dled=XFE。 8 when 9 = dled=XF6。 9 when others = null。 end case。 end case。 此模块实现数字钟的显示及 定时时间设定值 的显示。 五、 蜂鸣器模块设计 if ((hourH = alarm_hourH) and (hourL= alarm_hourL) and (minuteH = alarm_minuteH) and (minuteL = alarm_minuteL)) or ((minuteH=0)and(minuteL=0) )then sound=39。 139。 end if。 if (naozhong=39。 139。 )then sound=39。 039。 end if。 此 模块实现闹钟蜂 鸣以及整点蜂鸣报时。 四、设计的仿真和运行结果 （ 1） 将 time 键置于‘ 0’，输入 clk 信号，可以得到时钟输出波形为： 第 11 页 共 23 页 此时时钟自动计时，并且将计时数据传送至显示管显示。 如上图 asecond=second。 （ 2）将 time 键置于‘ 0’，输入 clk 信号，并将 set 改为 20 分频信号， up 与 down信号交叉 为 1，得到时钟输出波形为： 第 12 页 共 23 页 如图所示此时时间不是正常变化，因为有手动设置进行 up（ +1）操作和 down（ 1）操作，并且将时间由数码管显示。 （ 3）将 time 键置于‘ 1’， 则显示闹钟初始调节状态： 第 13 页 共 23 页 此时 secondl,secondH,minuteL,minuteH,hourL,hourH 不受影响，均自动计时，但是并不由数码管进行显示，此时显示的是闹钟初定时间，这时均为 0。 由于 set变化， stat 顺序发生变化。 （ 4）将 time 置于‘ 1’，并可以改变 set 键进行数码管选择，并用 up（ +1）操作和 down（ 1）操作，进行闹钟的初步设定。 第 14 页 共 23 页 此时可以得到时钟的初步设定。 （ 5）外部硬件的 链接方法如图 （ 6）时钟显示如下图 时钟图如上 第 15 页 共 23 页 闹钟初定时间如上图 五 课程设计的心得体会 EDA 的课程设计持续了两周，但我却觉得仿佛还是当日，真是挥指之间，时光已匆匆流逝。 在这整整两个星期的日子里，我感受到了既是 成功做出一个模块的 欢喜 ， 也是 修改那无限 errors 时的 忧愁， 可以说是无数次的苦尽甘来 ，换来了最后的成功。 本身我就对动手的实验相当有兴趣，这次能够拥有两周的课程设计时间，我甚是欣慰。 从第一天开始知道我的多功能时钟课题开始，我就第一时间跑去图书馆借资料，回去反复研究，从看懂程序开始入手。 虽然开始有些棘手，但我觉得特别的兴奋，我不把困难当成拦路虎，反而成为我前进的动力，遇到困难不会就翻书，找不到就问同学，再不行就上网搜，实在不行再问老师，总之想尽一切 第 16 页 共 23 页 办法找到解决方案。 可是事与愿违，我的设计总是出那么一点点的小问题，有时候编译只出现 1 个 error ,但一 改 就成了 20 个 errors 了，真是让人哭 笑不得，望天兴叹呀。 经过两三天的基础训练，我终于能够完整的看懂程序。 首先我将老师给我们基本的时钟程序进行编译，封锁引脚，然后在硬件上得到正确的数码管显示。 通过这个最基本 的操作，我将大体流程映入脑海，可以举一反三，再困难的程序也不怕。 整点报时自然是最简单的，我首先就加到程序内部，其次我在网上找到了闹钟程序，因为跟要求差距过大，所以我先读懂程序，然后根据自己理解，一步步的加进初始的时钟程序。 这个看似很简单的过程，却整整费了 4 天的时间，期间错误百出。 我先是运用了多个 process，进行模块化的处理，通过这里面 出现的问题我才知道敏感参数列表是不能乱设置的， single 是全局变量，而 variable只能在一个 process 中使用等等。 后来慢慢理解了其中的原委，发现我的程序竟如此之长，我决定要大量的删减，于是我又把多个 process 改成了一个，看似好像我是又回到了出发点，但我觉得这绝对是一次质的飞跃，是我能够依照我的想法自由变换程序的映照。 当我自认为要成功的时候，我却遇到了一个相当棘手的问题，此时 error 显示 unkown problem internal error:”widthe mismatch in relation opreator”in ebuildbinaryop an line 1347 of file，虽然只有一个问题，但这个问题却无法定位，以至于我找了很久都没找到。 那几天我心里很压抑，明明对的程序，为什么就出现这样的问题，让我真的很头疼，差点绝望放弃。 直至周二，我决定从新回到起点，再写一次，一个模块一个模块往里加。 终于在我不倦的努力下，我找出了错误的语句，并用其他语句替换了它，然后 轻松地 加入 比较简单的 校时模块、蜂鸣模块。 终于在周四之前将程序顺 利的完成，本想再将秒表加进来，但看到程序比较繁琐，就此作罢。 看到 最后程序 的 各个模块正确的运行，心情真是无法言语„ 通过这次独立的课程设计，我学到了很多书本上学不到的东西， 尤其是在改正错误的时候， 我能更加深入的了解 VHDL 语言的精妙之处。 比如同一个process 下不能使用不同信号进行 event 跳变， single 与 variable 之间的差别等等等等。 通过这一次一次的亲身体验，我仿佛发生了一次洗礼，经过了一个质的飞 第 17 页 共 23 页 跃。 现在的我已经基本能看懂 VHDL 程序，改正其中出现的错误。 希望以后能多多进行这样的实习，让自己的能力越来越高。 参考书目： [1] 阎石 主编，《数字 电子技术基础》，高等教育出版社， 1998 [2]。