计算机电路基础第11章时序逻辑电(编辑修改稿)

计算机电路基础第11章时序逻辑电(编辑修改稿)内容摘要：

（ a） （ b） 图 1117 T触发器原理图及其逻辑符号 QTQTQ n  1表 116为 T触发器的功能表，图 1118为状态转换图。 51 表 116 T触发器的功能表 QT Q n+1 功能 0 Q 保持 1 翻转 0 1T = 1T = 1T = 0T = 0图 1118 T触发器的状态转换图 52  T触发器可以根据不同的输入信号进行 “ 保持 ” 、 “ 翻转 ” 两种操作。  令 T触发器的输入信号 T=1，就得到 T39。 触发器。 T39。 触发器除了时钟输入信号，再没有其他信号输入，每次 CP脉冲到都执行 “ 翻转 ” 操作。  T39。 触发器的特性方程（ CP上升沿有效）：  [例 115] 写出图 1119电路的次态方程，并画出在给定输入信号作用下的输出波形。 假设电路初始状态为 Q=0。  1n 53  [解 ] 仍然是根据给定输入信号波形求电路的输出波形。 与例 11例 112不同，本例中触发器的输入信号（驱动信号）由门电路将电路的输入信号经过逻辑运算得到。 因而不便直接对照触发器功能表来画输出波形。  这类电路，输入信号未直接送到触发器输入端，应该先列出驱动信号（触发器输入信号）的真值表，并计算出与之对应的触发器次态。 这样就得到电路不同输入信号组合对电路的操作功能表（表 117）。 根据表（ 117）中输入信号与触发器次态的关系，很容易画出电路的输出波形。 见图 1119（ b）。 54  表 117 例 115的功能表 Q输入信号 驱动信号 次态 A B J K Q n+1 0 0 0 0 Q 0 1 1 0 1 1 0 1 0 1 1 1 1 1 JK≥1amp。 ABCPABCPQ( a ) ( b )（ a） （ b） 图 1119 例 115的电路图 55  画电路的时序逻辑图时，还应该注意触发器的时钟触发沿。 通常都会使用边沿触发器来构成电路，必须按照有效触发沿对应的输入信号来确定电路次态。 相同的电路，触发器使用上升沿触发还是下降沿触发，电路功能有时会有很大的不同。 56 时序逻辑电路分析  时序逻辑电路的功能描述方法  同步时序逻辑电路的逻辑功能可以由图（ 111）或式（ 111）完全表达，但是电路的输入、输出、现态、次态之间的关系并不清晰、直观。 为了清楚、直观地描述时序逻辑电路的功能。 常常使用状态转换表和状态转换图。 57  1. 状态转换表  状态转换表采用类似真值表的形式，描述了时序电路的输出和次态是如何由输入与现态确定的。 在状态转换表中，现态也和输入信号列在一起，作为确定输出与次态的条件。  根据式（ 111）中的三组方程，可以计算出时序逻辑电路的状态转换表。  例如表 118为某时序逻辑电路的状态转换表。 58 输入 现态 次态 输出 X Q1 Q0 Q1n+1 Q0n+1 Z 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 1 1 1 0 0 表 118 状态转换表 59  2. 状态转换图  时序逻辑电路的状态转换图与上节中触发器的状态转换图类似，用图形的方式描述了电路的状态转换关系，以及完成转换的条件和当时的输出。 导致转换的输入信号和当时的输出信号在箭头旁边标明。 输入、输出用分号隔开，输入写在分子的位置，输出写在分母的位置。  根据时序逻辑电路的状态转换表可以画出对应的状态转换图。  例如，图 1120就是根据表 118画出的某时序逻辑电路的状态转换图。 60 00 0111 10Q 1 Q 0X/ Z0/ 01/ 00/ 00/ 01/ 01/ 00/ 11/ 1图 1120 状态转换图 61 同步时序电路分析的步骤  时序逻辑电路分析，就是找出给定的时序逻辑电路的逻辑功能。 即指出电路的状态以及输出如何随输入信号和时钟信号变化。  在时序逻辑电路的功能描述方法中，说明功能最直观的就是状态转换图。 所以，时序逻辑电路分析的任务就是，从给定的时序逻辑电路图出发，求出电路对应的状态转换图。  时序逻辑电路分为同步时序电路和异步时序电路，所谓同步时序逻辑电路，就是它所含有的触发器都在同一个时钟信号的控制下工作。 否则为异步时序电路。 同步时序逻辑电路的分析方法比异步时序电路简单。 62  同步时序电路分析的具体实现步骤如下：  （ 1）根据时序逻辑电路图，写出每个触发器的驱动方程（触发器输入信号的逻辑表达式）。 写出电路的输出表达式。  （ 2）将驱动方程代入对应触发器的特性方程，得到电路的状态方程。  （ 3）根据状态方程和输出方程计算电路的状态转换表。  （ 4）根据状态转换表画出状态转换图。  （ 5）归纳电路的逻辑功能，必要时画出从给定初态开始的时序图。  时序逻辑电路的分析过程可以用图 1121的流程表示。 63 逻辑电路图驱动方程状态方程 输出方程状态转换表状态转换图1234图 1121 时 序 逻 辑 电 路 分 析 流 程 [例 116] 分析图 1122时序逻辑电路的逻辑功能。 64  [解 ] 首先列出电路对应的驱动方程，有 21 QJ 12 QJ 11 K 12 K输出方程： Q 1F1JKF2JKCP1Y1Q 1 Q 2Q 22QY 图 1122 例 116的时序逻辑电路图（下升沿触发） 65  驱动方程代入 JK触发器的特性方程，得到电路的状态方程，有 1211 Qn 1212 Qn （ CP下降沿有效） 根据状态方程和输出方程，可以计算出电路的状态转换表。 根据状态转换表又可以画出电路的状态转换图。 从状态转 换图可以看出，电路有四个状态。 在时钟信号的作用下， 电路在 00、 0 10三个状态之间循环。 电路是一个 “ 模 3计 数器 ” ，输出 Y为计数器的进位信号。 若电路处于无效状 态 11，下一个时钟信号到来后其次态为 00，可以自动进入 有效循环状态。 这种现象称为电路可以自启动。 66 表 119 例 116的状态转换表 Q2 Q1 Q 2n+1 Q1n+1 Y 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 0 0 1 00 0111 10Q 2 Q 1/ Y/0/1/0/1图 1123 例 116的状态转换图 67 异步时序电路分析  异步时序逻辑电路的分析方法与同步时序逻辑电路的分析方法基本相同，但是异步时序逻辑电路中的触发器没有公共的时钟信号。 电路中的触发器仅仅在自己的时钟触发沿到来时才可能发生状态转换，而没有得到时钟信号的触发器则保持原来的状态不变。  所以，在分析异步时序逻辑电路时，应考虑每一个触发器的时钟条件，写出每一个触发器的时钟方程。 只有在时钟条件满足的情况下，才需要按状态方程计算电路的次态。 68  [例 117] 分析图 1124时序逻辑电路的逻辑功能。 图 1124 例 117的时序逻辑电路图 69  [解 ] 首先列出电路对应的方程。 时钟方程： CPCPCP  2123 QCP 驱动方程： 321 J 11 K12 QJ  312 K 13 J 13 K状态方程： 1321n1 （ CP下降沿有效） 231211n2 （ CP下降沿有效） 31n3 （ Q2下降沿有效） 70  根据状态方程，考虑时钟条件，可以计算出电路的状态转换表。 在表 1110中，用 CP=1表示时钟信号的下降沿到达。 仅当时钟条件满足时才需要按状态方程计算次态，时钟条件不满足时触发器保持原来的状态。  表 1110中，先填写所有的现态组合，然后按时钟方程添入 CP CP1，并按状态方程计算 Q 2n+ Q 1n+1。 再根据表中 Q2的状态变化情况填写 CP3，然后根据状态方程计算 Q3n+1。 71 表 1110 例 117的状态转换表 Q3 Q2 Q1 Q3n+1 Q2n+1 Q1n+1 CP3 CP2 CP1 0 0 0 0 0 1 0 1 1 0 0 1 0 1 0 0 1 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 1 1 1 1 0 0 1 0 1 0 1 1 1 0 1 1 1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 0 1 1 1 72  根据状态转换表可以画出电路的状态转换图。  从图 1125可以看出，电路是一个 7进制计数器，可以自启动。 Q3Q2Q1 000 001 010 011 111 110 101 100 图 1125 例 117的状态转换图 73 常用时序电路  在计算机和数字系统中，用于累计和存储输入脉冲个数的逻辑部件称为计数器。  计数器的种类很多。 按计数器中触发器的动作节拍，有同步计数器、异步计数器。 按计数器输出状态的编码方式，有二进制计数器、二－十进制计数器、循环码计数器等。 按计数器数字的增、减，有加法、减法计数器。 按计数器的计数进制，有十进制、十六进制、 N进制计数器。 在时序逻辑电路设计部分，将会介绍怎样由触发器和门电路构成同步计数器。 这里仅介绍集成电路计数器以及计数器在数字电路和计算机中的应用。 74LS161芯片为 4位同步二进制计数器， 74LS161除了具有二进制加法计数功能，还有异步清 0、预置数、保持等功能。 图1126为 74LS161的逻辑符号。 74 D 3D 2D 1D 0Q 3Q 2Q 1Q 0CPR DLDEPETC74LS161amp。 11计数输入图 1126 反馈归零法构成 12进制计数器 75  图中， D3D2D1D0为置数输入端，待输入的计数器初始值由此输入。 Q3Q2Q1Q0为计数器状态输出端。 C为进位信号输出端，仅当计数器状态为 1111时才会输出高电平进位信号。  为异步清 0信号，低电平有效。 为同步置数控制信号，低电平有效，若 =0，在 CP的上升沿将 D3D2D1D0的状态送入计数器。  EP、 ET为计数器工作状态控制端，高电平有效。 = =1时， EP、 ET只要有一个为 0，计数器工作在 “ 保持 ” 状态，不理会 CP端输入的脉冲。 =1， =1，且 EP=ET=1，计数器工作在 “ 计数 ” 状态，每来一个 CP脉冲，在 CP的脉冲上升沿计数器作加法计数。  表 1111为 74LS161的功能表。 76 表 1111 74LS161的功能表 DR LD0123 0123 DDDD0123 0123 EP ET CP 0 X X X X 0 0 0 0 1 0 X X ↑ 1 1 0 X ↑ 1 1 X 0 ↑ 1 1 1 1 ↑ 计数 77  [例 118] 反馈归零法实现 12进制计数器。  74LS161在正常情况下，输出状态按 4位二进制数递增。 使用反馈归零法可以利用计数器提供的清 0控制信号，强制电路跳过不需要的状态，构成我们所需容量的计数器。  在具有异步清零功能的计数器中，使用一个过渡状态 SM来产生归零逻辑。 当这个过渡状态出现时，计数器状态立即回零。 所构成的新的计数器中，由于 SM状态出现的时间极短，可以认为 SM状态是不存在的。 见图 1127。 78 S 0 S 1 S 2 S 3S M 2S M 1S MS N 1S N 2图 1127 反馈归零法 79  反馈归零法实现方法：  （ 1）写出 M的状态编码 SM：  M=12， SM =1100  （ 2）求出归零逻辑。 用 SM状态译码产生要求的归零逻辑。  （ 3）画出电路图。 如图 1126所示。 图中，在与非门的输入端用小圆圈表示对相。